超结沟槽栅MOSFET器件结构及其工艺方法技术

本申请涉及半导体集成电路技术领域，具体涉及一种超结沟槽栅MOSFET器件结构及其工艺方法。结构包括：衬底层，衬底层上形成外延层，外延层包括位于表层的有源层和位于有源层和衬底层之间的漂移层；外延层中形成有多个相间隔的沟槽栅，每个沟槽栅从外延层的上表面向下延伸穿过有源层，沟槽栅的底端伸入漂移层中；在漂移层中，位于各个沟槽栅的下方位置处，形成在纵向上延伸的第一掺杂柱；在漂移层中，位于相邻两个沟槽栅之间的位置处，形成第二掺杂柱，第二掺杂柱从漂移层的上表面向下延伸；第一掺杂柱的顶端与第二掺杂柱底端在纵向上交叠。方法用于形成上述结构。方法用于形成上述结构。方法用于形成上述结构。

【技术实现步骤摘要】
超结沟槽栅MOSFET器件结构及其工艺方法


[0001]本申请涉及半导体集成电路
，具体涉及一种超结沟槽栅MOSFET器件结构及其工艺方法。

技术介绍

[0002]沟槽栅MOSFET器件广泛应用于功率器件，其中，沟槽栅的导通电阻和击穿电压是重要的参数指标之一，通过获得更高的击穿电压和更低的导通电阻来提高产品竞争力。为了改善中高压沟槽栅MOSFET器件的导通电阻，通常在器件的漂移区中形成超结结构以优化电场分布、降低导通电阻。
[0003]以N沟道沟槽栅器件为例，其漂移区中形成用于辅助该漂移区耗尽的P型掺杂柱，该P型掺杂柱的底端尽可能地向下延伸，以靠近高掺杂的衬底层，从而使得可靠近的漂移区向下延长，进而优化器件的导通电阻。
[0004]但是，由于受到注入能量的限制，对于外延层较厚的器件，所形成的P型掺杂柱的底端距离衬底层较远，从而难以充分优化器件的导通电阻。

技术实现思路

[0005]本申请提供了一种超结沟槽栅MOSFET器件结构及其工艺方法，可以解决相关技术中在注入能量限制的情况下，对于外延层较厚的器件，仍能保证掺杂柱的底端尽可能靠近衬底层。
[0006]为了解决
技术介绍
中所述的问题，本申请的第一方面提供一种超结沟槽栅MOSFET器件结构，所述超结沟槽栅MOSFET器件结构包括：衬底层，所述衬底层上形成外延层，所述外延层包括位于表层的有源层和位于所述有源层和所述衬底层之间的漂移层；
[0007]所述外延层中形成有多个相间隔的沟槽栅，每个所述沟槽栅从所述外延层的上表面向下延伸穿过所述有源层，所述沟槽栅的底端伸入所述漂移层中；
[0008]在所述漂移层中，位于各个所述沟槽栅的下方位置处，形成在纵向上延伸的第一掺杂柱；
[0009]在所述漂移层中，位于相邻两个所述沟槽栅之间的位置处，形成第二掺杂柱，所述第二掺杂柱从所述漂移层的上表面向下延伸；
[0010]所述第一掺杂柱的顶端与所述第二掺杂柱底端在纵向上交叠。
[0011]可选地，所述第一掺杂柱的顶端与所述第二掺杂柱底端在纵向上交叠形成交叠区，所述交叠区的在纵向上的高度小于0.5um。
[0012]可选地，所述第一掺杂柱和第二掺杂柱的导电类型相同，与所述漂移层的导电类型相反。
[0013]可选地，位于所述第一掺杂柱周围的漂移层被所述第一掺杂柱耗尽形成第一耗尽区，位于所述第二掺杂柱周围的漂移层被所述第二掺杂柱耗尽形成第二耗尽区，所述第一耗尽区和第二耗尽区相连。
[0014]为了解决
技术介绍
中的问题，本申请的第二方面提供一种超结沟槽栅MOSFET器件结构的工艺方法，所述超结沟槽栅MOSFET器件结构的工艺方法包括以下步骤：
[0015]提供衬底层，在所述衬底层上形成外延层；
[0016]在所述外延层的表层形成体区，所述体区与所述衬底层之间的外延层部分为漂移层；
[0017]刻蚀所述外延层，在所述外延层中形成多个相间隔的栅沟槽，每个所述栅沟槽从所述外延层的上表面向下延伸穿过所述体区，所述栅沟槽的底端伸入所述漂移层中；
[0018]通过离子注入工艺，在各个所述栅沟槽的下方位置处的所述漂移层中，形成在纵向上延伸的第一掺杂柱；
[0019]填充所述栅沟槽形成沟槽栅；
[0020]通过离子注入工艺，在相邻两个所述沟槽栅之间位置处的所述漂移层中，形成第二掺杂柱，所述第二掺杂柱从所述漂移层的上表面向下延伸；所述第一掺杂柱的顶端与所述第二掺杂柱底端在纵向上交叠；
[0021]在所述体区的表层形成源端注入区；
[0022]形成接触孔，所述接触孔穿过所述源端注入区。
[0023]可选地，所述在所述外延层的表层形成体区的步骤，包括：
[0024]在所述外延层上注入第一导电类型杂质；
[0025]通过热推阱工艺，使得所述第一导电类型杂质在所述外延层的表层扩散，形成体区。
[0026]可选地，所述刻蚀所述外延层，在所述外延层中形成多个相间隔的栅沟槽的步骤，包括：
[0027]在所述外延层上形成掩模层；
[0028]在所述掩模层中形成出栅沟槽图案；
[0029]基于所述栅沟槽图案刻蚀所述外延层，在所述外延层中形成多个相间隔的栅沟槽，每个所述栅沟槽从所述外延层的上表面向下延伸穿过所述体区，所述栅沟槽的底端伸入所述漂移层中。
[0030]可选地，所述通过离子注入工艺，在各个所述栅沟槽的下方位置处的漂移层中形成在纵向上延伸的第一掺杂柱的步骤，包括：
[0031]基于所述栅沟槽图案，通过离子注入工艺，在各个所述栅沟槽的下方位置处的漂移层中形成在纵向上延伸的第一掺杂柱。
[0032]可选地，所述在所述栅沟槽的侧壁表面形成注入氧化硅层的步骤，包括：
[0033]通过低温热沉积工艺，在所述栅沟槽的侧壁表面形成注入氧化硅层。
[0034]可选地，所述通过离子注入工艺，在相邻两个所述沟槽栅之间位置处的所述漂移层中，形成第二掺杂柱，所述第二掺杂柱从所述漂移层的上表面向下延伸的步骤，包括：
[0035]在所述外延层上定义出第二掺杂柱图案；
[0036]基于所述第二掺杂柱图案，通过离子注入工艺，在相邻两个所述沟槽栅之间位置处的所述漂移层中，形成第二掺杂柱，所述第二掺杂柱从所述漂移层的上表面向下延伸。
[0037]本申请技术方案，至少包括如下优点：通过形成分段式的第一掺杂柱和第二掺杂柱，且该第一掺杂柱和第二掺杂柱按横向方向，下、上依次交错排布，在纵向方向交叠，从而
能够在注入能量限制的情况下，对于外延层较厚的器件，仍能保证掺杂柱的底端尽可能靠近衬底层。
附图说明
[0038]为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0039]图1示出了本申请一实施例提供的超结沟槽栅MOSFET器件结构剖视结构示意图；
[0040]图2示出了本申请一实施例提供的超结沟槽栅MOSFET器件结构的工艺方法流程图；
[0041]图3a示出了步骤S2完成后的器件剖视结构示意图；
[0042]图3b示出了步骤S4完成后的器件剖视结构示意图；
[0043]图3c示出了步骤S5完成后的器件剖视结构示意图；
[0044]图3d示出了步骤S6完成后的器件剖视结构示意图。
具体实施方式
[0045]下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
[0046]在本申请的描述中，需要说明的是，术语“中心”、“上”本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种超结沟槽栅MOSFET器件结构，其特征在于，所述超结沟槽栅MOSFET器件结构包括：衬底层，所述衬底层上形成外延层，所述外延层包括位于表层的有源层和位于所述有源层和所述衬底层之间的漂移层；所述外延层中形成有多个相间隔的沟槽栅，每个所述沟槽栅从所述外延层的上表面向下延伸穿过所述有源层，所述沟槽栅的底端伸入所述漂移层中；在所述漂移层中，位于各个所述沟槽栅的下方位置处，形成在纵向上延伸的第一掺杂柱；在所述漂移层中，位于相邻两个所述沟槽栅之间的位置处，形成第二掺杂柱，所述第二掺杂柱从所述漂移层的上表面向下延伸；所述第一掺杂柱的顶端与所述第二掺杂柱底端在纵向上交叠。2.如权利要求1所述的超结沟槽栅MOSFET器件结构，其特征在于，所述第一掺杂柱的顶端与所述第二掺杂柱底端在纵向上交叠形成交叠区，所述交叠区的在纵向上的高度小于0.5um。3.如权利要求1所述的超结沟槽栅MOSFET器件结构，其特征在于，所述第一掺杂柱和第二掺杂柱的导电类型相同，与所述漂移层的导电类型相反。4.如权利要求3所述的超结沟槽栅MOSFET器件结构，其特征在于，位于所述第一掺杂柱周围的漂移层被所述第一掺杂柱耗尽形成第一耗尽区，位于所述第二掺杂柱周围的漂移层被所述第二掺杂柱耗尽形成第二耗尽区，所述第一耗尽区和第二耗尽区相连。5.一种超结沟槽栅MOSFET器件结构的工艺方法，其特征在于所述超结沟槽栅MOSFET器件结构的工艺方法包括以下步骤：提供衬底层，在所述衬底层上形成外延层；在所述外延层的表层形成体区，所述体区与所述衬底层之间的外延层部分为漂移层；刻蚀所述外延层，在所述外延层中形成多个相间隔的栅沟槽，每个所述栅沟槽从所述外延层的上表面向下延伸穿过所述体区，所述栅沟槽的底端伸入所述漂移层中；通过离子注入工艺，在各个所述栅沟槽的下方位置处的所述漂移层中，形成在纵向上延伸的第一掺杂柱；填充所述栅沟槽形成沟槽栅；通过离子注入工艺，在相邻两个所述沟槽栅之间位置处的所述漂移层中，形成第二掺杂...

【专利技术属性】
技术研发人员：许昭昭，
申请(专利权)人：华虹半导体无锡有限公司，
类型：发明
国别省市：