一种集成电路制造技术

本实用新型专利技术提供了一种集成电路，其中，该集成电路包括多个存储单元，存储单元包括：设置在衬底上的有源区和栅极层，该有源区包括位于栅极层一侧的源端和位于栅极层另一侧的漏端：源电极、漏电极和栅电极，源电极和栅电极分别复用第一引线通孔连通至前述的源端和栅极层，漏电极通过第二引线通孔连通至前述漏端。由此可通过同一存储单元中相邻电极复用同一引线通孔形成共用电极的欧姆接触，从而缩小了相邻两个电极之间的距离，以进一步缩小单个存储单元的面积，和/或通过相邻存储单元间相邻电极复用同一引线通孔形成共用电极的欧姆接触，以进一步相邻两个存储单元的面积，进而减小半导体芯片的面积，提高存储密度。提高存储密度。提高存储密度。

【技术实现步骤摘要】
一种集成电路


[0001]本公开涉及半导体
，具体涉及一种集成电路。

技术介绍

[0002]现如今，对更佳的性能(例如，增大的处理速度，存储空间等)、收缩的形状因数、延伸的电池寿命以及更低的成本的持续需求已经驱动了半导体制造产业。为响应需求，响应于该需求，该产业已持续降低半导体器件部件的尺寸，从而使得现代集成芯片可以包括布置在单个半导体管芯上的数百万或者数十亿的半导体器件。
[0003]在集成电路芯片上制作高密度的半导体元件时，必须考虑如何缩小每一个存储单元(Memory Cell)的大小与电力的消耗，减少存储单元的横向面积。如图1～图2b所示(图中忽略了有源区的掺杂区域和/或阱区等结构层，仅示出代表不同电极的结构层)，在现有技术图1所示的半导体元件中，在同一元件内(例如：栅极接地的晶体管器件(grounded gate metal oxide semiconductor，GGMOS))，栅极与漏极之间通过金属引线连通的金属电极短接。图2a为静态随机存取储存器的比特单元(Bit cell of static random acce本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路，所述集成电路包括多个存储单元，其特征在于，所述存储单元包括：设置在衬底上的有源区和栅极层，所述有源区包括位于所述栅极层一侧的源端和位于所述栅极层另一侧的漏端：源电极、漏电极和栅电极，所述源电极和所述栅电极分别复用第一引线通孔连通至所述源端和所述栅极层，所述漏电极通过第二引线通孔连通至所述漏端。2.根据权利要求1所述的集成电路，其特征在于，所述栅极层包括：栅氧化层和多晶硅层，所述栅氧化层和所述多晶硅层依次层叠设置在所述衬底上，其中，所述第一引线通孔暴露出所述源端的一部分，以及所述多晶硅层表面的一部分。3.根据权利要求2所述的集成电路，其特征在于，所述集成电路还包括：介质层，位于所述衬底与所述源电极之间，所述第一引线通孔贯穿所述介质层连通所述源电极与所述源端；以及栅...

【专利技术属性】
技术研发人员：雷天飞，李卓，
申请(专利权)人：北京集创北方科技股份有限公司，
类型：新型
国别省市：