一种控制逻辑电路和SARADC制造技术

本发明专利技术公开一种控制逻辑电路和SAR ADC，用以解决SAR ADC的控制逻辑电路中时序浪费和转换过程发生错误的问题。控制逻辑电路包括信号产生模块、HLU模块和信号转换模块，信号产生模块对输入时钟信号进行转换，得到采样信号、控制时钟信号和同步时钟信号；HLU模块基于比较完成信号或同步时钟信号，生成目标位控制信号；信号转换模块在目标位控制信号的控制下，对比较结果信号进行采样，得到有效位信号。由于目标位控制信号可以由比较完成信号产生，因此，每一位信号的比较时间可以自适应调整，从而可以减少时序浪费，此外，目标位控制信号还可以由同步时钟信号产生，从而可以在无法输出比较完成信号时，降低转换过程发生错误的概率。率。率。

【技术实现步骤摘要】
一种控制逻辑电路和SAR ADC


[0001]本专利技术涉及电子电路
，特别涉及一种控制逻辑电路和SAR ADC。

技术介绍

[0002]模数转换器(Analog
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to
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Digital Converter，ADC)是用于将时间连续、幅值也连续的模拟信号转换为时间离散、幅值也离散的数字信号的一类设备，真实世界的模拟信号，例如温度、压力、声音或者图像等，需要转换成更容易储存、处理和发射的数字信号，因此，ADC是连接模拟世界与数字领域的桥梁。随着集成电路的飞速发展，ADC的新设计思想和制造技术层出不穷，为各种不同的检测及控制需要而设计的结构不同、性能各异的ADC种类繁多。ADC根据其特点的不同可分为四种类型：并行型ADC、流水线型ADC、过采样型ADC、逐次逼近型ADC，它们分别有其各自的优缺点及适合的应用场景。
[0003]在众多的ADC架构中，逐次逼近寄存器(Successive Approximation Register，SAR)ADC用一个高速高精度比较器将模拟输入和前一次得到的模数转换结果通过数模转换器(Digital
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Analog Converter，DAC)后的输出相比较，依次得到最高有效位(Most Significant Bit，MSB)到最低有效位(Least Significant Bit，LSB)的每一位，逐渐逼近输入模拟信号。SAR ADC结构简单，其大部分电路可由数字电路实现，与先进CMOS(Complementary Metal
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Oxide
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Semiconductor，互补金属氧化物半导体)工艺的兼容性好，相比于其它类型的ADC，其具有更小的芯片面积和更高的能源效率等优势，是先进工艺下ADC实现的一种主流结构。
[0004]现有技术中，SAR ADC的主体结构通常由采样开关、电容式数模转换器(Capacitive Digital
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Analog Converter，CDAC)、比较器和控制逻辑电路组成，其中，SAR ADC的控制逻辑电路一般为纯同步控制逻辑电路或纯异步控制逻辑电路。但是，在同步控制逻辑电路中，由于固定的时间分配，会导致时序上的浪费，从而降低ADC的性能；在异步控制逻辑电路中，由于亚稳态现象的存在，会使得转换过程发生错误。
[0005]综上所述，现有技术中SAR ADC的控制逻辑电路，存在时序浪费和转换过程发生错误的问题。

技术实现思路

[0006]本专利技术提供一种控制逻辑电路和SAR ADC，用以解决现有技术中SAR ADC的控制逻辑电路，存在时序浪费和转换过程发生错误的问题。
[0007]第一方面，本专利技术提供一种控制逻辑电路，应用于SAR ADC，所述电路包括：
[0008]信号产生模块，用于对输入时钟信号进行转换，得到采样信号、控制时钟信号和同步时钟信号；
[0009]HLU模块，用于基于比较完成信号或所述同步时钟信号，生成目标位控制信号；
[0010]信号转换模块，用于在所述目标位控制信号的控制下，对比较结果信号进行采样，得到有效位信号；
[0011]其中，所述比较完成信号和所述比较结果信号是由所述SAR ADC中的比较器产生的。
[0012]上述控制逻辑电路，信号产生模块用于对输入时钟信号进行转换，分别得到采样信号、控制时钟信号和同步时钟信号；HLU模块用于基于比较器产生的比较完成信号或同步时钟信号，生成目标位控制信号；信号转换模块用于在目标位控制信号的控制下，对比较器产生的比较结果信号进行采样，得到有效位信号。由于控制信号转换的目标位控制信号是由比较完成信号或同步时钟信号控制产生的，因此，使得每一位信号的比较时间可以自适应调整，从而可以减少同步控制逻辑电路中的时序浪费，此外，当同步时钟信号先到来时，目标位控制信号由同步时钟信号产生，从而可以在无法输出比较完成信号时，降低转换过程发生错误的概率。
[0013]在一种可能的实现方式中，所述信号产生模块包括采样信号产生单元、控制时钟信号产生单元和多级同步时钟信号产生单元；
[0014]所述采样信号产生单元，用于基于预设时钟周期对所述输入时钟信号进行采样，得到所述采样信号；
[0015]所述控制时钟信号产生单元，用于对所述输入时钟信号和所述采样信号进行逻辑运算，得到所述控制时钟信号；
[0016]每级所述同步时钟信号产生单元，用于基于所述输入时钟信号，输出所述同步时钟信号。
[0017]上述信号产生模块中，采样信号产生单元用于生成控制采样开关导通或断开的采样信号；控制时钟信号产生单元用于对生成控制比较器使能或复位的控制时钟信号；同步时钟信号产生单元有多级，每级同步时钟信号产生单元用于基于输入时钟信号输出同步时钟信号。信号产生模块基于输入时钟信号，生成各种控制信号，进而可以控制部分电路的工作状态。
[0018]在一种可能的实现方式中，所述HLU模块包括与所述同步时钟信号产生单元一一对应的HLU单元；
[0019]每级所述HLU单元，用于在所述比较完成信号的上升沿早于所述同步时钟信号的上升沿时，基于所述比较完成信号，生成所述目标位控制信号，在所述比较完成信号的上升沿晚于所述同步时钟信号的上升沿时，基于所述同步时钟信号，生成所述目标位控制信号。
[0020]上述HLU模块包括HLU单元，每级HLU单元，用于基于比较完成信号或同步时钟信号，生成目标位控制信号。由于目标位控制信号的产生不是只等待同步时钟信号的上升沿的到来，也不是只等待比较完成信号的上升沿的到来，而是根据上升沿到来早的信号生成，因此，一方面，比较时间自适应调整，不会造成控制逻辑电路的时序浪费，而且使得CDAC获得了更长的时间用于信号建立，在一定的时钟频率约束下，可以提升SAR ADC的整体信噪比；另一方面，也可以减弱因为亚稳态现象的存在，造成转换过程发生错误的几率。
[0021]在一种可能的实现方式中，所述采样信号产生单元包括第一非门、第二非门和k个第一D触发器，k为正整数；
[0022]所述第一非门的输入端与最后一级所述HLU单元的输出端连接，所述第一非门的输出端与首个第一D触发器的D端连接；
[0023]所述第二非门的输入端与最后一个所述第一D触发器的Q端连接，所述第二非门的
输出端作为所述采样信号产生单元的输出端，用于输出所述采样信号；
[0024]每个所述第一D触发器的CLK端作为所述采样信号产生单元的输入端，用于输入所述输入时钟信号，每个所述第一D触发器的R端与所述第一非门的输入端连接，后一个所述第一D触发器的D端与前一个所述第一D触发器的Q端连接。
[0025]上述采样信号产生单元，用于基于预设时钟周期对输入时钟信号进行采样，得到采样信号，采样信号通过控制采样开关的导通或断开，进而控制电路是否进行采样操作。
[0026本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种控制逻辑电路，其特征在于，应用于逐次逼近寄存器SAR模数转换器ADC，所述电路包括：信号产生模块，用于对输入时钟信号进行转换，得到采样信号、控制时钟信号和同步时钟信号；HLU模块，用于基于比较完成信号或所述同步时钟信号，生成目标位控制信号；信号转换模块，用于在所述目标位控制信号的控制下，对比较结果信号进行采样，得到有效位信号；其中，所述比较完成信号和所述比较结果信号是由所述SAR ADC中的比较器产生的。2.如权利要求1所述的电路，其特征在于，所述信号产生模块包括采样信号产生单元、控制时钟信号产生单元和多级同步时钟信号产生单元；所述采样信号产生单元，用于基于预设时钟周期对所述输入时钟信号进行采样，得到所述采样信号；所述控制时钟信号产生单元，用于对所述输入时钟信号和所述采样信号进行逻辑运算，得到所述控制时钟信号；每级所述同步时钟信号产生单元，用于基于所述输入时钟信号，输出所述同步时钟信号。3.如权利要求2所述的电路，其特征在于，所述HLU模块包括与所述同步时钟信号产生单元一一对应的HLU单元；每级所述HLU单元，用于在所述比较完成信号的上升沿早于所述同步时钟信号的上升沿时，基于所述比较完成信号，生成所述目标位控制信号，在所述比较完成信号的上升沿晚于所述同步时钟信号的上升沿时，基于所述同步时钟信号，生成所述目标位控制信号。4.如权利要求3所述的电路，其特征在于，所述采样信号产生单元包括第一非门、第二非门和k个第一D触发器，k为正整数；所述第一非门的输入端与最后一级所述HLU单元的输出端连接，所述第一非门的输出端与首个第一D触发器的D端连接；所述第二非门的输入端与最后一个所述第一D触发器的Q端连接，所述第二非门的输出端作为所述采样信号产生单元的输出端，用于输出所述采样信号；每个所述第一D触发器的CLK端作为所述采样信号产生单元的输入端，用于输入所述输入时钟信号，每个所述第一D触发器的R端与所述第一非门的输入端连接，后一个所述第一D触发器的D端与前一个所述第一D触发器的Q端连接。5.如权利要求2～4任一所述的电路，其特征在于，所述控制时钟信号产生单元包括第一或门；所述第一或门的第一输入端用于输入所述输入时钟信号，所述第一或门的第二输入端用于输入所述采样信号，所述第一或门的输出端用于输出所述控制时钟信号。6.如权利要求4...

【专利技术属性】
技术研发人员：戴智超，白俊兵，
申请(专利权)人：青岛信芯微电子科技股份有限公司，
类型：发明
国别省市：