一种占空比调节器制造技术

本发明专利技术涉及一种占空比调节器，包括：第一占空比调节DCA模块，所述第一DCA模块包括M个并联的调节单元，每个调节单元包括或非门和PMOS晶体管，每个调节单元被配置成用于：输入到所述或非门的从低电平转换到高电平的时序延迟使所述PMOS在信号的上升沿被打开，从而所述PMOS将所述信号的上升沿推迟，以减小所述信号的占空比；并且输入到所述或非门的从高电平转换到低电平的时序延迟使所述PMOS在信号的下降沿不被打开，从而所述PMOS不会改变所述信号的下降沿。号的下降沿。号的下降沿。

【技术实现步骤摘要】
一种占空比调节器


[0001]本专利技术涉及半导体设备领域，并且更具体地，本专利技术涉及一种占空比调节器。

技术介绍

[0002]对于一些半导体设备，可能存在调节占空比的需求。在一些情况下可能只希望调节上升沿，而下降沿保持不变。
[0003]例如，作为示例，对于DDR5而言，可以根据JEDEC(固态电子协会)JESD79
‑
5A规范标准的第4.41章节对双向数据控制引脚(DQS)内部时钟占空比进行调节。然而，占空比调节可能会影响tDQSCK时序，这是不期望看到的。

技术实现思路

[0004]本专利技术涉及一种占空比调节器，包括：第一占空比调节DCA模块，所述第一DCA模块包括M个并联的调节单元，每个调节单元包括或非门和PMOS晶体管，每个调节单元被配置成用于：输入到所述或非门的从低电平转换到高电平的时序延迟使所述PMOS在信号的上升沿被打开，从而所述PMOS将所述信号的上升沿推迟，以减小所述信号的占空比；并且输入到所述或非门的从高电平转换到低电平的时序延迟使所述PMOS在信号的下降沿不被打开，从而所述P本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种占空比调节器，包括：第一占空比调节DCA模块，所述第一DCA模块包括M个并联的调节单元，每个调节单元包括或非门和PMOS晶体管，每个调节单元被配置成用于：输入到所述或非门的从低电平转换到高电平的时序延迟使所述PMOS在信号的上升沿被打开，从而所述PMOS将所述信号的上升沿推迟，以减小所述信号的占空比；并且输入到所述或非门的从高电平转换到低电平的时序延迟使所述PMOS在信号的下降沿不被打开，从而所述PMOS不会改变所述信号的下降沿，和/或第二占空比调节DCA模块，所述第二DCA模块包括N个并联的调节单元，每个调节单元包括或非门和NMOS晶体管，每个调节单元被配置成用于：输入到所述或非门的从低电平转换到高电平的时序延迟使所述NMOS在信号的上升沿被打开，从而所述NMOS将所述信号的上升沿提前，以增大所述信号的占空比；并且输入到所述或非门的从高电平转换到低电平的时序延迟使所述NMOS在信号的下降沿不被打开，从而所述NMOS不会改变所述信号的下降沿。2.如权利要求1所述的占空比调节器，其特征在于，所述PMOS的栅极耦合到所述或非门的输出，所述PMOS的漏极耦合到占空比要被调整的输入信号，所述PMOS的源极耦合到电源，和/或所述NMOS的栅极耦合到所述或非门的输出，所述NMOS的漏极耦合到占空比要被调整的输入信号，所述NMOS的源极耦合到地。3.如权利要求2所述的占空比调节器，其特征在于，在所述第一DCA模块中，所述或非门与所述PMOS之间包括反相器。4.如权利要求2所述的占空比调节器，其特征在于，所述输入信号在被输入到所述NMOS或所述PMOS的漏极之前经过反相器，并且所述占空比调节器的最终输出信号之前包括反相器。5.如权利要求2所述的占空比调节器，其特征在于，每个调节单元的或非门的第一输入线路上包括反相器；每个调节单元的或非门的第一输入是高电平或低电平，当第一输入是高电平时，所述高电平控制调节单元处于有效状态，当第一输入是低电平时，所述低电平控制调节单元处于无效状态；每个调节单元的或非门的第二输入线路上包括延时器件，使得每个调节单元的或非门的第二输入是经延时的输入信号，并且其中每个调节单元的状态是能够独立控制的。6.如权利要求5所述的占空比调节器，其特征在于，所述延时器件对输入信号产生的延时量设置为：至少使占空比要被调整的信号的整个上升沿落在经延时的输入信号的低电平区域，且相应地，使占空比要被调整的信号的整个下降沿落在经延时的输入信号的高电平区域。7.如权利要求1所述的占空比调节器，其特征在于，所述占空比调节器设置在延时锁相环DLL电路中，所述上升沿的改变是在DLL锁定期间进行的。8.如权利要求7所述的占空比调节器，其特征在于，所述占空比调节器设置在所述DLL电路中的MIMIC电路之后。9.如权利要求1所述的占空比调节器，其特征在于，当所述占空比调节器包括所述第一
DCA模块和所述第二DCA模...

【专利技术属性】
技术研发人员：赖荣钦，
申请(专利权)人：东芯半导体股份有限公司，
类型：发明
国别省市：