一种纳米图案化硅衬底、半导体薄膜及其制备方法技术

本发明专利技术公开了一种纳米图案化硅衬底、半导体薄膜及其制备方法，纳米图案化硅衬底包括Si衬底和SiO2掩膜层；Si衬底上设有晶种沉积区；SiO2掩膜层上设有图案窗口；晶种沉积区与图案窗口相连通；纳米图案化硅衬底的制备方法包括：SiO2掩膜层生长步骤：在Si衬底上生长SiO2掩膜层；晶种沉积区蚀刻步骤：在Si衬底上蚀刻晶种沉积区；纳米图案化硅衬底用于制备半导体薄膜，半导体薄膜包括纳米图案化硅衬底、GaAs层、In

【技术实现步骤摘要】
一种纳米图案化硅衬底、半导体薄膜及其制备方法


[0001]本专利技术涉及一种纳米图案化硅衬底、半导体薄膜及其制备方法，属于半导体


技术介绍

[0002]有关III
‑
V族材料生长于Si衬底的现有技术中有以下几种方式：直接生长：虽然可透过外延生长参数的调整来降低III
‑
V/Si材料特性差异甚巨的问题，但实际上III
‑
V族材料若直接生长于Si衬底会产生巨大的缺陷，密度高达108cm
‑2以上，同时薄膜厚度达临界值时受应力影响下薄膜容易产生龟裂如图1
‑
2所示，GaAs和Si结处存在大量缺陷，如图3所示，因此改善的效果有限。
[0003]晶圆接合技术：以SeS2作为GaAs/Si衬底之间的牺牲层，再以揭开
‑
剥离工艺获得所需之薄膜材料。另一方式将其样品置放在化学液体（NH4OH和HF）内，再以氩电浆（Argon Plasma）及干蚀刻方式进行表面激活（Surface activation），但该技术无法获得大尺寸规格且存有良率不佳的问题。
[0004]超晶格（Super
‑
lattice，SLS）：该结构是利用两种材料互相交叉所构成的一种抑制薄膜应力的技术方式，每一层的薄膜厚度需控制在10nm内，且须要求周期性交错生长时的薄膜界面平整度，因此较适合使用MBE系统生长。同时As和P在反应腔内易互相干扰形成三元化合物，尤其对生产型的MOCVD反应室的控制上更加困难，如图4所示。/>[0005]硅锗渐变缓冲层（Graded buffer layer）：因GaAs与Ge晶格常数与热膨胀系数非常接近，因此在硅衬底上渐变生长Si1‑
x
Ge
x
缓冲层，藉由调整组成x从0逐渐增至100%，形成Ge/Si样板。但厚度一般超过10μm以上，过厚的薄膜厚度相对提高制程困难度及制造成本，如图5所示。
[0006]热循环退火（TCA）：以低、高温生长GaAs在Si衬底上，再利用TCA制程的重复升、降温方法（350
‑
850℃），为获平缓升降温斜率会增加制程时间、气体用量等损耗。同时，多次升降温也使得外延片产生弯曲（Warp）及薄膜表面粗糙等现象，导致组件制程良率偏低，故不适用发展于大尺寸芯片。
[0007]因此，III
‑
V/Si技术尚有许多待解决的问题，如材料之间存在极性效应/非极性效应（Polar/non
‑
Polar Effect）、晶格失配（Lattice Constant Mismatch），以及热膨胀系数差异性大，这些问题容易造成异质外延的高密度失配错位和趋势错位（Trending Disloaction），若直接生长III
‑
V在硅（Silicon， Si）衬底上则缺陷密度达108cm
‑2以上，且当薄膜厚度达临界值易产生龟裂（Crack），从而造成气件性能快速退化与失效。

技术实现思路

[0008]为了克服现有技术的不足，本专利技术的第一个目的在于提供一种纳米图案化硅衬底，纳米图案化硅衬底在Si衬底设置V型晶种沉积区，可以避免缺陷垂直Si衬底往上延伸贯穿到其他外延层，进而获得高质量薄膜水平；
本专利技术的第二个目的在于提供一种纳米图案化硅衬底的制备方法，通过改进的半导体技术完成纳米图案化硅衬底（NPSS）的制作，获得稳定性好的纳米图案化硅衬底；本专利技术的第三个目的在于提供一种半导体薄膜，将其薄膜螺纹错位和平面缺陷限制在晶种沉积区底部，进而获得高质量III/V族半导体薄膜；本专利技术的第四个目的在于提供一种半导体薄膜的制备方法，结合新颖MOCVD侧向外延技术解决异质整合面临的问题；因不需藉超晶格结构减少应力的存在，可降低了外延生长参数控制的困难度。
[0009]实现本专利技术的第一个目的可以通过采取如下技术方案达到：一种纳米图案化硅衬底，包括Si衬底和SiO2掩膜层；Si衬底上设有晶种沉积区；晶种沉积区为V型晶种沉积区；晶种沉积区的深度为40
‑
50nm；SiO2掩膜层的厚度为140
‑
150nm；SiO2掩膜层上设有图案窗口；图案窗口的宽度为100
‑
120nm；晶种沉积区与图案窗口相连通。
[0010]进一步地，Si衬底的厚度为625
‑
725μm，晶面指数为(100)，偏转角度为3.5
°‑
4.5
°
。
[0011]进一步地，Si衬底为6英寸Si衬底。
[0012]进一步地，晶种沉积区的取向为{111}。
[0013]进一步地，晶种沉积区为至少两个，间隔设置，相邻两个晶种沉积区之间的间距为50
‑
60nm；图案窗口为至少两个，间隔设置；一个晶种沉积区与一个图案窗口竖直连通。
[0014]实现本专利技术的第二个目的可以通过采取如下技术方案达到：一种纳米图案化硅衬底的制备方法，包括：SiO2掩膜层生长步骤：在Si衬底上生长SiO2掩膜层，SiO2掩膜层的厚度为140
‑
150nm；在SiO2掩膜层上蚀刻图案窗口；晶种沉积区蚀刻步骤：置入浓度为40
‑
50wt%的KOH，在温度为75
‑
80℃的条件下，在Si衬底上蚀刻晶种沉积区，使得晶种沉积区与图案窗口相连通；得到纳米图案化硅衬底；晶种沉积区为V型晶种沉积区；晶种沉积区的深度为40
‑
50nm。
[0015]实现本专利技术的第三个目的可以通过采取如下技术方案达到：一种半导体薄膜，包括的纳米图案化硅衬底、GaAs层、In
x
Ga1‑
x
As薄膜和InP薄膜；GaAs层包括GaAs成核层和GaAs缓冲层；GaAs成核层生长于晶种沉积区，GaAs成核层的厚度为15
‑
30nm；GaAs缓冲层生长于GaAs成核层上方，并从晶种沉积区向上延伸至图案窗口，GaAs缓冲层的厚度为60
‑
80nm；In
x
Ga1‑
x
As薄膜生长在SiO2掩膜层上方，并向下延伸至图案窗口，In
x
Ga1‑
x
As薄膜的厚度为450
‑
480nm；InP薄膜生长在In
x
Ga1‑
x
As薄膜上方。
[0016]进一步地，InP薄膜包括第一InP薄膜和第二InP薄膜；第一InP薄膜的厚度为15
‑
25nm；第二InP薄膜的厚度为500
‑
700nm；第二InP薄膜生长在第一InP薄膜的上方。
[0017]实现本专利技术的第四个目的可以通过采取如下技术方案达到：一种半导体薄膜的制备方法，包括：升温步骤：将纳米图案化硅衬底于氢气和腔体压力90
‑
100mbar条件下，将生本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种纳米图案化硅衬底，其特征在于包括Si衬底和SiO2掩膜层；所述Si衬底上设有晶种沉积区；所述晶种沉积区为V型晶种沉积区；所述晶种沉积区的深度为40
‑
50nm；所述SiO2掩膜层的厚度为140
‑
150nm；所述SiO2掩膜层上设有图案窗口；所述图案窗口的宽度为100
‑
120nm；所述晶种沉积区与图案窗口相连通。2.如权利要求1所述的纳米图案化硅衬底，其特征在于，所述Si衬底的厚度为625
‑
725μm，晶面指数为(100)，偏转角度为3.5
°‑
4.5
°
。3.如权利要求1所述的纳米图案化硅衬底，其特征在于，所述晶种沉积区的取向为{111}。4.如权利要求1所述的纳米图案化硅衬底，其特征在于，所述晶种沉积区为至少两个，间隔设置，相邻两个所述晶种沉积区之间的间距为50
‑
60nm；所述图案窗口为至少两个，间隔设置；一个所述晶种沉积区与一个所述图案窗口竖直连通。5.一种纳米图案化硅衬底的制备方法，其特征在于包括：SiO2掩膜层生长步骤：在Si衬底上生长SiO2掩膜层，所述SiO2掩膜层的厚度为140
‑
150nm；在SiO2掩膜层上蚀刻图案窗口；所述图案窗口的宽度为100
‑
120nm；晶种沉积区蚀刻步骤：置入浓度为40
‑
50wt%的KOH，在温度为75
‑
80℃的条件下，在Si衬底上蚀刻晶种沉积区，使得晶种沉积区与图案窗口相连通；得到纳米图案化硅衬底；所述晶种沉积区为V型晶种沉积区；所述晶种沉积区的深度为40
‑
50nm。6.一种半导体薄膜，其特征在于包括如权利要求1所述的纳米图案化硅衬底、GaAs层、In
x
Ga1‑
x
As薄膜和InP薄膜；所述GaAs层包括GaAs成核层和GaAs缓冲层；所述GaAs成核层生长于晶种沉积区，GaAs成核层的厚度为15
‑
30nm；所述GaAs缓冲层生长于GaAs成核层上方，并从晶种沉积区向上延伸至图案窗口，GaAs缓冲层的厚度为60
‑
80nm；所述In
x
Ga1‑
x
As薄膜生长在SiO2掩膜层上方，并向下延伸至图案窗口，所述In
x
Ga1‑
x
As薄膜的厚度为450
‑
480nm；所述InP薄膜生长在In
x
Ga1‑
x
As薄膜上方。7.如权利要求6所述的半导体薄膜，其特征在于，所述InP薄膜包括第一InP薄膜和第二InP薄膜；所述第一InP薄膜的厚度为15
‑
25nm；所述第二InP薄膜的厚度为500
‑
700nm；所述第二InP薄膜生长在第一InP薄膜的上方。8.一种半导体薄膜的制备方法，其特征在于包括：升温步骤：将如权利要求1所述的纳米图案化硅衬底于氢气和腔体压力90
‑
100mbar条件下，将生长温度升高至410
‑
430℃，且当生长温度≥320℃时通入砷化氢至反应腔体；然后以0.8
‑
1℃/s的升温速度将生长温度升至850
‑
870℃，进行20
‑
25min解析电离；GaAs成核层生长步骤：以0.5
...

【专利技术属性】
技术研发人员：黄文祥，廖丰标，
申请(专利权)人：广州沃泰芯电子技术有限公司，
类型：发明
国别省市：