一种栅极驱动电路及其驱动方法、显示装置制造方法及图纸

本申请公开了一种栅极驱动电路及其驱动方法、显示装置，包括多个级联设置的栅极驱动单元，每一所述栅极驱动单元包括第一电容、第一输入模块、第二输入模块、第一控制模块、第二控制模块、输出模块，所述第一控制模块包括第六晶体管以及第七晶体管，所述第六晶体管的控制极连接至上拉控制节点，第一极连接至下拉节点，第二极连接低电平信号端；第七晶体管的控制极、第一极连接第二时钟信号端，第二极连接至下拉节点；所述第一控制模块配置为所述第七晶体管导通时，所述第六晶体管断开。通过对GOA驱动电路进行优化，防止了大电流的产生，极大的降低了GOA驱动电路产生的功耗，同时当TFT器件退化时，新的级联GOA拥有更强的稳定性。新的级联GOA拥有更强的稳定性。新的级联GOA拥有更强的稳定性。

【技术实现步骤摘要】
一种栅极驱动电路及其驱动方法、显示装置


[0001]本申请一般涉及显示
，具体涉及一种栅极驱动电路及其驱动方法、显示装置。

技术介绍

[0002]显示面板由垂直和水平阵列式像素矩阵组成，在显示过程中通过栅极驱动电路输出栅极扫描信号，逐行扫描访问各像素；栅极驱动电路配置为产生像素的栅极扫描电压，GOA(Gate On Array)是一种将栅极驱动电路集成于TFT基板上的技术，每个GOA单元作为一个栅极驱动电路将扫描信号依次传递给下一GOA单元，逐行开启TFT开关，完成像素单元的数据信号输入。
[0003]目前GOA驱动电路都基于栅极驱动电路原理，通常包括第一输入模块、第二输入、输出模块、第一控制模块、第二控制模块，其中，第一控制模块中包括串联的两个晶体管T6和T7，在上拉阶段，PU点升为高电平时将T6打开，此时CKB信号为高电平，T7打开，在T7和T6之间形成了一条CKB高电平到VGL低电平的通路，产生了大电流，相比于其他过程的工作状态，此时的大电流占GOA的主要功耗。

技术实现思路

[0004]鉴于现有技术中的上述缺陷或不足，期望提供一种栅极驱动电路及其驱动方法、显示装置，对GOA驱动电路进行优化，防止了大电流的产生，极大的降低了GOA驱动电路产生的功耗，同时当TFT器件退化时，新的级联GOA拥有更强的稳定性。
[0005]第一方面，本申请提供了一种栅极驱动电路，包括多个级联设置的栅极驱动单元，每一所述栅极驱动单元包括第一电容、第一输入模块、第二输入模块、第一控制模块、第二控制模块、输出模块，其中：
[0006]所述第一输入模块连接帧触发信号端、第一信号输入端、上拉控制节点；所述第一输入模块配置为响应于帧触发信号端的控制，将第一信号输入端的信号写入至上拉控制节点；
[0007]所述第二输入模块连接第一复位信号端、第二信号输入端、上拉控制节点；所述第二输入模块配置为响应于第一复位信号端的控制，将第二信号输入端的信号写入上拉控制节点；所述第二信号输入端接入的信号和所述第一信号输入端接入的信号为相反的信号；
[0008]所述输出模块连接第一时钟信号端、上拉节点、第一信号输入端；所述上拉节点与所述第一电容的第一端连接，所述信号输出端与所述第一电容的第二端连接；所述输出模块配置为响应于上拉节点的控制，将第一时钟信号端提供的时钟信号写入至信号输出端；
[0009]所述第一控制模块包括第六晶体管以及第七晶体管，所述第六晶体管的控制极连接至上拉控制节点，第一极连接至下拉节点，第二极连接低电平信号端；第七晶体管的控制极、第一极连接第二时钟信号端，第二极连接至下拉节点；所述第一控制模块配置为所述第七晶体管导通时，所述第六晶体管断开；
[0010]所述第二控制模块连接上拉控制节点、下拉节点、低电平信号端、第一信号输入端；第二控制模块配置为响应于下拉节点的控制，将低电平信号端提供的低电平信号写入上拉控制节点和信号输出端。
[0011]可选地，所述第一时钟信号端接入的时钟信号和所述第二时钟信号端接入的时钟信号为电位移位的信号。
[0012]可选地，包括N个电位依次移位的时钟信号线，N≥3，以相邻N行栅极驱动单元为一组进行驱动，其中，每组内所述栅极驱动单元上的第一时钟信号端按照移位顺序与相应的时钟信号线连接，且上一栅极驱动单元上的第二时钟信号端连接的时钟信号线与下一栅极驱动单元上的第一时钟信号端连接的时钟信号线相同。
[0013]可选地，所述时钟信号线包括第一时钟信号线、第二时钟信号线、第三时钟信号线、第四时钟信号线；所述第一时钟信号线、第二时钟信号线、第三时钟信号线、第四时钟信号线的电位按照排列顺序依次移位；
[0014]以相邻四行栅极驱动单元为一组进行驱动，每组内第一行栅极驱动单元的所述第一时钟信号端连接第一时钟信号线且所述第二时钟信号端连接第二时钟信号线，第二行栅极驱动单元的所述第一时钟信号端连接第二时钟信号线且所述第二时钟信号端连接第三时钟信号线，第三行栅极驱动单元的所述第一时钟信号端连接第三时钟信号线且所述第二时钟信号端连接第四时钟信号线，第四行栅极驱动单元的所述第一时钟信号端连接第四时钟信号线且所述第二时钟信号端连接第一时钟信号线。
[0015]可选地，所述栅极驱动单元包括奇数行的栅极驱动单元和偶数行的栅极驱动单元，所述奇数行的栅极驱动单元与奇数行的栅极驱动单元级联；所述偶数行的栅极驱动单元与偶数行的栅极驱动单元级联。
[0016]可选地，包括第一帧触发信号线和第二帧触发信号线，所述奇数行的栅极驱动单元中的第一栅极驱动单元中的所述帧触发信号端与所述第一帧触发信号线相连；所述偶数行的栅极驱动单元中的第二栅极驱动单元的所述帧触发信号端与所述第二帧触发信号线相连。
[0017]可选地，包括两组时钟信号线，每组时钟信号线中包括N个电位依次移位的时钟信号线，N≥3，所述奇数行的GOA单元中以相邻N行栅极驱动单元为奇数组进行驱动，所述偶数行的GOA单元中以相邻N行栅极驱动单元为偶数组进行驱动。
[0018]可选地，每奇数组内所述栅极驱动单元上的第一时钟信号端按照移位顺序与相应的时钟信号线连接，且上一奇数行的栅极驱动单元上的第二时钟信号端连接的时钟信号线与下一奇数行的栅极驱动单元上的第一时钟信号端连接的时钟信号线相同；每偶数组内所述栅极驱动单元上的第一时钟信号端按照移位顺序与相应的时钟信号线连接，且上一偶数行的栅极驱动单元上的第二时钟信号端连接的时钟信号线与下一偶数行的栅极驱动单元上的第一时钟信号端连接的时钟信号线相同。
[0019]第二方面，本申请提供了一种栅极驱动电路的驱动方法，用于驱动如以上任一所述的栅极驱动电路，所述方法包括第一阶段、第二阶段、第三阶段：
[0020]在所述第一阶段，帧触发信号端接入高电平，第一时钟信号端接入低电平，第二时钟信号端接入低电平；所述第一输入模块响应于帧触发信号端的控制，将第一信号输入端的高电平信号写入至上拉控制节点，拉升所述上拉控制节点的电位；所述第一控制模块响
应于所述上拉控制节点的控制导通第六晶体管，将所述低电平信号端的低电平写入至所述下拉节点；所述第一控制模块响应于所述第二时钟信号端的控制断开所述第七晶体管；
[0021]在所述第二阶段，帧触发信号端接入低电平，第一时钟信号端接入高电平，第二时钟信号端接入低电平；所述输出模块响应于上拉节点的控制，将所述第一时钟信号端的高电平写入至所述信号输出端，实现本级输出；所述第一控制模块响应于所述上拉控制节点的控制导通第六晶体管，将所述低电平信号端的低电平写入至所述下拉节点；所述第一控制模块响应于所述第二时钟信号端的控制断开所述第七晶体管；
[0022]在所述第三阶段，帧触发信号端接入低电平，第一时钟信号端接入低电平，第二时钟信号端接入高电平；所述第二输入模块响应于所述第一复位信号端的控制，将所述第二信号输入端的低电平写入至所述上拉控制节点；所述第一控制模块响应于所述第二时钟信号端的控制导通所述第七晶体管，将所述第二时本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种栅极驱动电路，其特征在于，包括多个级联设置的栅极驱动单元，每一所述栅极驱动单元包括第一电容、第一输入模块、第二输入模块、第一控制模块、第二控制模块、输出模块，其中：所述第一输入模块连接帧触发信号端、第一信号输入端、上拉控制节点；所述第一输入模块配置为响应于帧触发信号端的控制，将第一信号输入端的信号写入至上拉控制节点；所述第二输入模块连接第一复位信号端、第二信号输入端、上拉控制节点；所述第二输入模块配置为响应于第一复位信号端的控制，将第二信号输入端的信号写入上拉控制节点；所述第二信号输入端接入的信号和所述第一信号输入端接入的信号为相反的信号；所述输出模块连接第一时钟信号端、上拉节点、第一信号输入端；所述上拉节点与所述第一电容的第一端连接，所述信号输出端与所述第一电容的第二端连接；所述输出模块配置为响应于上拉节点的控制，将第一时钟信号端提供的时钟信号写入至信号输出端；所述第一控制模块包括第六晶体管以及第七晶体管，所述第六晶体管的控制极连接至上拉控制节点，第一极连接至下拉节点，第二极连接低电平信号端；第七晶体管的控制极、第一极连接第二时钟信号端，第二极连接至下拉节点；所述第一控制模块配置为所述第七晶体管导通时，所述第六晶体管断开；所述第二控制模块连接上拉控制节点、下拉节点、低电平信号端、第一信号输入端；第二控制模块配置为响应于下拉节点的控制，将低电平信号端提供的低电平信号写入上拉控制节点和信号输出端。2.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一时钟信号端接入的时钟信号和所述第二时钟信号端接入的时钟信号为电位移位的信号。3.根据权利要求2所述的栅极驱动电路，其特征在于，包括N个电位依次移位的时钟信号线，N≥3，以相邻N行栅极驱动单元为一组进行驱动，其中，每组内所述栅极驱动单元上的第一时钟信号端按照移位顺序与相应的时钟信号线连接，且上一栅极驱动单元上的第二时钟信号端连接的时钟信号线与下一栅极驱动单元上的第一时钟信号端连接的时钟信号线相同。4.根据权利要求3所述的栅极驱动电路，其特征在于，所述时钟信号线包括第一时钟信号线、第二时钟信号线、第三时钟信号线、第四时钟信号线；所述第一时钟信号线、第二时钟信号线、第三时钟信号线、第四时钟信号线的电位按照排列顺序依次移位；以相邻四行栅极驱动单元为一组进行驱动，每组内第一行栅极驱动单元的所述第一时钟信号端连接第一时钟信号线且所述第二时钟信号端连接第二时钟信号线，第二行栅极驱动单元的所述第一时钟信号端连接第二时钟信号线且所述第二时钟信号端连接第三时钟信号线，第三行栅极驱动单元的所述第一时钟信号端连接第三时钟信号线且所述第二时钟信号端连接第四时钟信号线，第四行栅极驱动单元的所述第一时钟信号端连接第四时钟信号线且所述第二时钟信号端连接第一时钟信号线。5.根据权利要求2所述的栅极驱动电路，其特征在于，所述栅极驱动单元包括奇数行的栅极驱动单元和偶数行的栅极驱动单元，所述奇数行的栅极驱动单元与奇...

【专利技术属性】
技术研发人员：闫伟，孙建，王珍，张寒，杨小艳，张健，张亚东，秦文文，山岳，王德帅，
申请(专利权)人：京东方科技集团股份有限公司，
类型：发明
国别省市：