DMOSFET芯片级封装及其制造方法技术

本发明专利技术公开了一种DMOS FET芯片级封装的制造方法，包括步骤：提供晶圆；应用再分布层，研磨晶圆的背面；沉积金属层；以及应用分离过程。还公开了一种DMOS FET芯片级封装，包括金属氧化物半导体场效应晶体管(MOSFET)、再分布层和金属层。MOSFET包括源极、栅极、漏极和多个部分漏极塞。源极电极、栅极电极和漏极电极位于MOSFET的前侧。于MOSFET的前侧。于MOSFET的前侧。

【技术实现步骤摘要】
DMOS FET芯片级封装及其制造方法


[0001]本专利技术一般涉及包括晶体管的半导体封装及其制造方法。更具体地说，本专利技术涉及一种半导体封装，其包括双扩散金属氧化物半导体场效应晶体管(DMOS FET)，源极、栅极和漏极均位于前侧。

技术介绍

[0002]传统的DMOS FET是垂直结构。源极和栅极在前侧，漏极在后侧。DMOS FET的封装需要使用导线和夹子进行连接，从而增加封装尺寸。
[0003]有利的是，将漏极电极从后侧移动到前侧，使得源极电极、栅极电极和漏极电极都位于前侧。它有助于在印刷电路板上采用低电阻和减小封装尺寸的表面安装技术。半导体封装采用晶圆级芯片级封装(WLCSP)方法制造。

技术实现思路

[0004]为了在印刷电路板的表面安装时使用低电阻，并且减小半导体封装的尺寸，本专利技术提供了一种制备多个半导体封装的方法，包括步骤：提供一种晶圆，其包括正面和与正面相对的背面，所述晶圆包括多个MOSFET(金属氧化物半导体场效应晶体管)，多个所述MOSFET中的每个MOSFET包括：一个源极电极、一个栅极电极，以及一个位于晶圆的正面的漏极电极；以及多个部分漏极塞，从正面延伸到晶圆内的第一深度，多个部分漏极塞连接到漏极电极；在晶圆的正面形成再分布层；研磨晶圆的背面，形成薄晶圆；在所述薄晶圆的背面沉积金属层；以及应用分离工艺以形成多个半导体封装。
[0005]其中，在研磨晶圆的背面的步骤之后，还包括：将导电粘合剂层涂覆到金属层的背面；以及将金属支撑结构粘合到粘合层。
[0006]其中，在形成再分布层的步骤之后，还包括形成包围再分布层的侧壁的第一模塑封装。
[0007]其中，在沉积金属层的步骤之后，还包括：形成第二模塑封装，其包围所述金属层的多个金属区块的各个金属区块的大部分，所述各个金属区块附接到每个MOSFET。
[0008]其中，在施加再分布层的步骤之后，还包括：在每个MOSFET的顶部形成外围凹槽；以及形成第一模塑封装，填充每个MOSFET的外围凹槽，并包围再分布层的侧壁。
[0009]其中，外围凹槽延伸到晶圆中的第二深度比第一深度深。
[0010]其中，研磨晶圆背面形成减薄晶圆的步骤进一步露出外围凹槽的底部。
[0011]其中，研磨晶圆背面形成减薄晶圆的步骤进一步研磨晶圆背面至第一深度和第二深度之间的深度。
[0012]其中，在沉积金属层的步骤之后，还包括：形成第二模塑封装，封装金属层的多个金属区块的相应金属区块的大部分，相应金属区块连接到每个MOSFET。
[0013]其中，研磨晶圆背面形成减薄晶圆的步骤进一步研磨晶圆背面，以保持多个部分漏极塞底部与减薄晶圆背面之间的距离不超过减薄晶圆厚度的25％。
[0014]其中，所述多个部分漏极塞中的每一个的第一深度在19微米到21微米的范围内；其中所述减薄晶圆的厚度在24微米到26微米范围内。
[0015]其中，所述多个部分漏极塞中的每一个的直径在1微米到2微米的范围内；多个部分漏极塞中相应相邻部分漏极塞之间的间距在2微米到4微米范围内。
[0016]本专利技术还提供一种半导体封装，包括MOSFET芯片，该MOSFET芯片包括：一个源极电极、一个栅极电极，以及一个漏极电极，位于MOSFET芯片的正面；以及多个部分漏极塞，从正面延伸到MOSFET芯片内第一深度，多个部分漏极塞连接到漏极电极；一个再分布层，连接到MOSFET芯片的正面；以及一个金属层，连接到MOSFET芯片的背面，其中多个部分漏极塞底部与金属层之间的距离不超过MOSFET芯片厚度的25％。
[0017]其中，所述半导体封装还包括：一个连接到金属层背面的导电粘合层；以及一个金属支撑结构，连接到导电粘合层的背面。
[0018]其中，所述半导体封装还包括：一个第一模塑封装，其包围再分布层的侧壁。
[0019]其中，所述半导体封装还包括：一个第二模塑封装，包围金属层的大部分。
[0020]其中，所述半导体封装还包括：一个MOSFET芯片顶部的外围凹槽；以及一个第一模塑封装，填充外围凹槽，并封装再分布层的侧壁。
[0021]其中，所述半导体封装还包括：一个第二模塑封装，包围金属层的大部分。
[0022]其中，所述多个部分漏极塞中的每一个的深度在19微米到21微米的范围内；其中MOSFET芯片的厚度在24微米到26微米之间。
[0023]其中，所述多个部分漏极塞中的每一个的直径在1微米到20微米的范围内；多个部分漏极塞中相应相邻部分漏极塞之间的间距在2微米到4微米范围内。
[0024]综上所述，本专利技术的制备半导体封装的方法有助于在印刷电路板上采用低电阻和减小封装尺寸的表面安装技术。
附图说明
[0025]图1表示在本专利技术的示例中，开发多个半导体封装的过程的流程图。
[0026]图2Ai、2Bi、2Ci、2Di、2Ei、2Fi、2Gi、2Hi和2Ii表示在本专利技术的示例中，图1的过程的相应步骤的透视图，图2Aii、2Bii、2Cii、2Dii、2Eii、2Fii、2Gii、2Hii、2Iii、2J和2K表示其横截面。
[0027]图3表示在本专利技术的示例中，一种半导体封装的透视图。
[0028]图4表示在本专利技术的示例中，另一种半导体封装的透视图。
[0029]图5表示在本专利技术的示例中，另一种半导体封装的透视图。
[0030]图6表示在本专利技术的示例中，另一种半导体封装的透视图。
[0031]图7表示在本专利技术的示例中，另一种半导体封装的透视图。
具体实施方式
[0032]图1表示在本专利技术的实施例中开发多个半导体封装的过程100的流程图。图2Ai、2Bi、2Ci、2Di、2Ei、2Fi、2Gi、2Hi和2Ii显示了相应步骤的透视图，图2Aii、2Bii、2Cii、2Dii、2Eii、2Fii、2Gii、2Hii、2Iii、2J和2K表示了相应步骤的横截面。由一个晶圆制成的许多半导体封装可能会有所不同。为了简化，图2Ai、2Bi、2Ci、2Di、2Ei、2Fi、2Gi、2Hi和2Ii，以及图
2Aii、2Bii、2Cii、2Dii、2Eii、2Fii、2Gii、2Hii、2Iii和2K中仅表示了一个半导体封装。为了简化，图2J中仅表示了两个半导体封装。过程100可以从块102开始。
[0033]在块102中，现在参考图2Ai和2Aii，提供晶圆202。图2Aii是沿图2Ai的AA'的横截面图。晶圆202包括前侧204和与前侧204相对的后侧206。在一个示例中，晶圆202是硅晶圆。晶圆202可以是直径为4英寸、6英寸、8英寸、12英寸或18英寸的晶圆。在一个示例中，晶圆202的厚度209为760微米。在另一实例中，晶圆202的厚度209在700微米至800微米范围内。
[0034]晶圆202包括多个金属氧化物半导体场效应晶体管(MOSFET)。多个MOSFET中的每个MOSFET 21本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种制备多个半导体封装的方法，其特征在于，该方法包括：提供一种晶圆，其包括正面和与正面相对的背面，所述晶圆包括多个MOSFET，多个所述MOSFET中的每个MOSFET包括：一个源极电极、一个栅极电极，以及一个位于晶圆的正面的漏极电极；以及多个部分漏极塞，从正面延伸到晶圆内的第一深度，多个部分漏极塞连接到漏极电极；在晶圆的正面形成再分布层；研磨晶圆的背面，形成薄晶圆；在所述薄晶圆的背面沉积金属层；以及应用分离工艺以形成多个半导体封装。2.如权利要求1所述的方法，其特征在于，在研磨晶圆的背面的步骤之后，还包括：将导电粘合剂层涂覆到金属层的背面；以及将金属支撑结构粘合到粘合层。3.如权利要求1所述的方法，其特征在于，在形成再分布层的步骤之后，还包括形成包围再分布层的侧壁的第一模塑封装。4.如权利要求3所述的方法，其特征在于，在沉积金属层的步骤之后，还包括：形成第二模塑封装，其包围所述金属层的多个金属区块的各个金属区块的大部分，所述各个金属区块附接到每个MOSFET。5.如权利要求1所述的方法，其特征在于，在施加再分布层的步骤之后，还包括：在每个MOSFET的顶部形成外围凹槽；以及形成第一模塑封装，填充每个MOSFET的外围凹槽，并包围再分布层的侧壁。6.如权利要求5所述的方法，其特征在于，其中外围凹槽延伸到晶圆中的第二深度比第一深度深。7.如权利要求6所述的方法，其特征在于，其中研磨晶圆背面形成减薄晶圆的步骤进一步露出外围凹槽的底部。8.如权利要求7所述的方法，其特征在于，其中研磨晶圆背面形成减薄晶圆的步骤进一步研磨晶圆背面至第一深度和第二深度之间的深度。9.如权利要求7所述的方法，其特征在于，其中在沉积金属层的步骤之后，还包括：形成第二模塑封装，封装金属层的多个金属区块的相应金属区块的大部分，相应金属区块连接到每个MOSFET。10.如权利要求1所述的方法，其特征在于，其中研磨晶圆背面形成减薄晶圆的步骤进一步研磨晶圆背面，以保持多个部分漏极塞底部与减薄晶圆背面之间的距离不超过减薄晶圆...

【专利技术属性】
技术研发人员：薛彦迅，王隆庆，薛宏勇，马督儿，
申请(专利权)人：万国半导体国际有限合伙公司，
类型：发明
国别省市：