一种基带信号处理板制造技术

本实用新型专利技术涉及一种基带信号处理板，它包括两片FPGA、下行接收通道、上行发送通道、时钟模块、DDS模块、和电源模块；两片FPGA相互连接；下行接收通道和上行发送通道与两片FPGA相接；其中一个FPGA的输出端与DDS模块的输入端连接；时钟模块的输出端与所述下行接收通道、上行发送通道、两片FPGA的输入端连接；电源模块的供电输出端与所述下行接收通道、上行发送通道、两片FPGA的供电输入端连接。本实用新型专利技术RapidIO，PCIE，光纤，LVDS等专用高速接口以及千兆以太网，RS422和GPS等常规通用接口既能够适用于专用协议的高速数据传输，也能够适用于外部通用设备的数据交互。外部通用设备的数据交互。外部通用设备的数据交互。

【技术实现步骤摘要】
一种基带信号处理板


[0001]本技术涉及信号处理
，尤其涉及一种基带信号处理板。

技术介绍

[0002]信号处理板主要用于对接收的信号进行处理，而现有的信号处理设备其采样能力和发射能力都相对较低，且多通道之间的同步精度不高，数据传输效率低下，因此，如何解决这些问题是目前需要考虑的。

技术实现思路

[0003]本技术的目的在于克服现有技术的缺点，提供一种基带信号处理板，解决了现有技术存在的问题。
[0004]本技术的目的通过以下技术方案来实现：一种基带信号处理板，它包括第一FPGA、第二FPGA、下行接收通道、上行发送通道、时钟模块、外部参考时钟、本地时钟、DDS模块、话音模块和电源模块；所述第一FPGA和第二FPGA相互连接；所述下行接收通道通过串行/解串器接口与所述第一FPGA相互连接，所述上行发送通道通过串行/解串器接口与所述第二FPGA相互连接；所述第二FPGA的输出端与所述DDS模块和话音模块的输入端连接；所述本地时钟和外部参考时钟的输出端与所述时钟模块的输入端连接，所述时钟模块的输出端与所述下行接收通道、上行发送通道、第一FPGA和第二FPGA的时钟信号输入端连接；所述电源模块的供电输出端与所述下行接收通道、上行发送通道、第一FPGA和第二FPGA的供电输入端连接。
[0005]所述下行接收通道包括8个单通道的AD芯片，每个AD芯片通过串行/解串器接口与所述第一FPGA相互连接；所述上行发送通道包括4个双通道的DA芯片，每个DA芯片通过串行/解串器接口与所述第二FPGA相互连接。
[0006]所述时钟模块包括模拟时钟单元和数字时钟单元；所述时钟模块和外部参考时钟的输出端与所述模拟时钟单元的输入端连接，模拟时钟单元的时钟信号输出端与所述下行接收通道、上行发送通道、第一FPGA和第二FPGA的时钟信号输入端连接；所述数字时钟单元的时钟信号输出端与第一FPGA和第二FPGA的时钟信号输入端连接。
[0007]所述模拟时钟单元包括时钟选择器、时钟分配器、时钟调节器、宽带合成器组件以及时钟缓冲器组件；所述外部参考时钟和本地时钟的输出端与所述时钟选择器的输入端连接，时钟选择器的输出端与时钟分配器的输入端连接；时钟分配器的输出端与时钟调节器的输入端连接，并输出两路100MHz时钟信号；所述时钟调节器的输出端分别与宽带合成器组件和时钟缓冲器组件的输入端连接；宽带合成器组件的时钟信号输出端与下行接收通道和上行发送通道的时钟信号输入端连接；所述时钟缓冲器组件的时钟信号输出端与第一FPGA和第二FPGA的时钟信号输入端连接；所述时钟调节器的输出端还与第一FPGA的输入端连接。
[0008]所述宽带合成器组件包括6个宽带合成器，每个宽带合成器的时钟信号输出端与
两个AD芯片或者DA芯片的时钟信号输入端连接；所述时钟缓冲器组件包括4个时钟缓冲器，每两个时钟缓冲器的时钟信号输出端与第一FPGA或者第二FPGA的时钟信号输入端连接。
[0009]所述数字时钟单元包括时钟发生器和两个时钟缓冲器，数字时钟单元输出两路时钟信号到两个时钟缓冲器，两个时钟缓冲器的时钟信号输出端均与第一FPGA和第二FPGA的时钟信号输入端连接。
[0010]所述电源模块包括12V电源、多个降压调节器和多个低压差稳压器；所述12V电源的输出端与多个降压调节器的输入端连接，其中一个降压调节器通过一个低压差稳压器与一个AD芯片或者DA芯片连接，剩余降压调节器的输出端输出不同电压与第一FPGA和第二FPGA的供电输入端连接。
[0011]还包括与第二FPGA连接的LVTTL接口、LVDS接口、串行/解串器接口、以太网接口、光纤接口、GPS接口和JTAG调试接口。
[0012]本技术具有以下优点：一种基带信号处理板，集成了8通道的高速大带宽AD和8通道DA，其采用的高速信号中频采样能力和高速大带宽中频发射能力得到了极大地提高，也提高了8通道高速AD片间的高度同步功能的能力。通过RapidIO，PCIE，光纤，LVDS等专用高速接口以及千兆以太网，RS422和GPS等常规通用接口既能够适用于专用协议的高速数据传输，也能够适用于外部通用设备的数据交互。
附图说明
[0013]图1为本技术的结构示意图；
[0014]图2为模拟时钟单元的电路原理示意图；
[0015]图3为数字时钟单元的电路原理示意图；
[0016]图4为电源模块的电路原理示意图；
[0017]图5为DDS模块的连接示意图；
[0018]图6为LVDS接口的连接示意图；
[0019]图7为LVTTL接口的连接示意图。
具体实施方式
[0020]为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。因此，以下结合附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的保护范围，而是仅仅表示本申请的选定实施例。基于本申请的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。下面结合附图对本技术做进一步的描述。
[0021]如图1所示，一种基带信号处理板，它包括第一FPGA(FPGA1)、第二FPGA(FPGA2)、下行接收通道、上行发送通道、时钟模块、外部参考时钟、本地时钟、DDS模块、话音模块和电源模块；所述第一FPGA和第二FPGA相互连接；所述下行接收通道通过串行/解串器接口与所述第一FPGA相互连接，所述上行发送通道通过串行/解串器接口与所述第二FPGA相互连接；所
述第二FPGA的输出端与所述DDS模块和话音模块的输入端连接；所述本地时钟和外部参考时钟的输出端与所述时钟模块的输入端连接，所述时钟模块的输出端与所述下行接收通道、上行发送通道、第一FPGA和第二FPGA的时钟信号输入端连接；所述电源模块的供电输出端与所述下行接收通道、上行发送通道、第一FPGA和第二FPGA的供电输入端连接。
[0022]进一步地，FPGA1和FPGA2均采用型号为XC7V690T，XC7V690T
‑
FFG1927型号具有80组serdes高速串行总线(最高线速率13.1Gb/s)，600路IO口，52920Kbits Block RAM，3600个DSP48E1 Slices，693120Logic Cells，能够满足基带处理板的要求。FPGA上集成了80路GTH高速串行口，串行口的线速率根据不同型号有不同的选择；基带处理板上挂载64位DDR3高速缓存，根据FPGA的IO口传输速率，根据所选择型号XC7V690T
‑
2FFG1927I，DDR3最高工作速率1600Mb/s。
[0023]所述下行接收通道包括8个本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基带信号处理板，其特征在于：它包括第一FPGA、第二FPGA、下行接收通道、上行发送通道、时钟模块、外部参考时钟、本地时钟、DDS模块、话音模块和电源模块；所述第一FPGA和第二FPGA相互连接；所述下行接收通道通过串行/解串器接口与所述第一FPGA相互连接，所述上行发送通道通过串行/解串器接口与所述第二FPGA相互连接；所述第二FPGA的输出端与所述DDS模块和话音模块的输入端连接；所述本地时钟和外部参考时钟的输出端与所述时钟模块的输入端连接，所述时钟模块的输出端与所述下行接收通道、上行发送通道、第一FPGA和第二FPGA的时钟信号输入端连接；所述电源模块的供电输出端与所述下行接收通道、上行发送通道、第一FPGA和第二FPGA的供电输入端连接。2.根据权利要求1所述的一种基带信号处理板，其特征在于：所述下行接收通道包括8个单通道的AD芯片，每个AD芯片通过串行/解串器接口与所述第一FPGA相互连接；所述上行发送通道包括4个双通道的DA芯片，每个DA芯片通过串行/解串器接口与所述第二FPGA相互连接。3.根据权利要求2所述的一种基带信号处理板，其特征在于：所述时钟模块包括模拟时钟单元和数字时钟单元；所述时钟模块和外部参考时钟的输出端与所述模拟时钟单元的输入端连接，模拟时钟单元的时钟信号输出端与所述下行接收通道、上行发送通道、第一FPGA和第二FPGA的时钟信号输入端连接；所述数字时钟单元的时钟信号输出端与第一FPGA和第二FPGA的时钟信号输入端连接。4.根据权利要求3所述的一种基带信号处理板，其特征在于：所述模拟时钟单元包括时钟选择器、时钟分配器、时钟调节器、宽带合成器组件以及时钟缓冲器组件；所述外部参考时钟和本地时钟的输出端与所述时钟...

【专利技术属性】
技术研发人员：吴东，荣彬杰，
申请(专利权)人：成都普诺科技有限公司，
类型：新型
国别省市：