控制通信接口的同步时钟的方法、装置及系统制造方法及图纸

一种控制通信接口的同步时钟的方法，其特征在于，包括：　　　　利用控制信号控制所述控制信号和外部时钟信号进行逻辑运算，得到逻辑运算结果；　　　　将所述逻辑运算结果输入移动终端的基带处理器与音频处理器之间的通信接口，利用所述逻辑运算结果启用或关闭所述通信接口的同步时钟。

【技术实现步骤摘要】

本专利技术涉及专用集成电路(ASIC)设计
，尤其涉及一种控制通信接口的同步时钟的方法、装置及系统。
技术介绍
在ASIC设计中，同步设计相对异步设计而言，具有易于设计与修改，并且与工艺关系不大的特点，鉴于此，在ASIC设计中，通常优先考虑采用同步设计来实现电路。参见图1，图1是移动终端系统中基带处理器与音频处理器的连接图。在图1所示系统中，基带处理器通过内部集成电路(I2C)或串行外围接口(SPI)总线控制音频处理器。由于音频处理器中存在寄存器和数字模块，因此，基带处理器与音频处理器之间的通信接口常采用同步设计，以便利用同步时钟来控制寄存器及数字模块的工作，但系统功耗也会因此增加。系统功耗来自两方面一是静态功耗，另一是动态功耗。由于静态功耗相对较小，因此系统功耗主要来自动态功耗，而动态功耗与系统中时钟的频率成正比。也就是说时钟的频率越低，则系统功耗越少；或者说，如果系统中没有使用时钟，那么系统功耗将很小。为降低系统功耗，现有技术对上述通信接口设计作出改进，采用可不需要通过时钟来控制寄存器和数字模块的异步设计，通过设计时延信号，对模拟控制寄存器或数字控制寄存器进行读写等操作，因此，能够节省音频处理器的功耗。但是周知，异步设计相对同步设计而言，设计难度大。由于异步设计不使用时钟，因此在实现电路时通常采用组合逻辑电路，利用门延时控制数据的读写等操作，而门延时的设计繁琐。如果采用同步设计，那么可利用触发器来控制数据的读写操作，简单易行。并且，异步设计受工艺影响较大，稳定性相对较差；通过异步设计实现的电路难以采用电子设计自动化(EDA)工具来检测异步设计的时序是否满足设计要求。
技术实现思路
本专利技术提供一种控制通信接口的同步时钟的方法，包括利用控制信号控制所述控制信号和外部时钟信号进行逻辑运算，得到逻辑运算结果；将所述逻辑运算结果输入移动终端的基带处理器与音频处理器之间的通信接口，利用所述逻辑运算结果启用或关闭所述通信接口的同步时钟。优选地，所述逻辑运算为或逻辑运算；利用控制信号控制所述控制信号和外部时钟信号进行逻辑运算，得到逻辑运算结果的步骤包括将所述控制信号设置为低电平信号，所述外部时钟信号和所述控制信号进行或逻辑运算后，得到的逻辑运算结果为外部时钟信号；或者，将所述控制信号设置为高电平信号，所述外部时钟信号和所述控制信号进行或逻辑运算后，得到的逻辑运算结果为控制信号。优选地，所述逻辑运算为与逻辑运算；利用控制信号控制所述控制信号和外部时钟信号进行逻辑运算，得到逻辑运算结果的步骤包括将所述控制信号设置为高电平信号，所述外部时钟信号和所述控制信号进行与逻辑运算后，得到的逻辑运算结果为外部时钟信号；或者，将所述控制信号设置为低电平信号，所述外部时钟信号和所述控制信号进行与逻辑运算后，得到的逻辑运算结果为控制信号。优选地，根据所述逻辑运算结果启用或关闭所述通信接口的同步时钟为当音频处理器中需要配置寄存器和/或数字模决需要工作时，将逻辑运算结果外部时钟信号输入所述通信接口，启用所述通信接口的同步时钟；或者，当音频处理器中不需要配置寄存器，且数字模块不需要工作时，将逻辑运算结果控制信号输入所述通信接口，关闭所述通信接口的同步时钟。优选地，所述控制信号由移动终端的基带处理器产生。本专利技术提供一种控制通信接口的同步时钟的装置，包括控制信号产生单元、时钟信号产生单元、逻辑运算单元和通信接口；控制信号产生单元，用于产生控制信号，将所述控制信号传输给逻辑运算单元；时钟信号产生单元，用于产生外部时钟信号，将所述外部时钟信号传输给逻辑运算单元；逻辑运算单元，用于接收来自所述控制信号产生单元的控制信号和来自所述时钟信号产生单元的外部时钟信号，进行逻辑运算，将逻辑运算结果传输给移动终端的基带处理器与音频处理器之间的通信接口。优选地，所述逻辑运算单元为或逻辑运算单元；或者，与逻辑运算单元。本专利技术提供一种控制通信接口的同步时钟的系统，包括移动终端的基带处理器，控制通信接口的同步时钟的装置和移动终端的音频处理器；所述控制通信接口的同步时钟的装置，包括控制信号产生单元、时钟信号产生单元、逻辑运算单元和通信接口；控制信号产生单元，被设置于基带处理器上，用于产生控制信号，将所述控制信号传输给逻辑运算单元；时钟信号产生单元，用于产生外部时钟信号，将所述外部时钟信号传输给逻辑运算单元；逻辑运算单元，用于接收来自所述控制信号产生单元的控制信号和来自所述时钟信号产生单元的外部时钟信号，进行逻辑运算，将逻辑运算结果传输给通信接口；移动终端的音频处理器，用于安置所述通信接口。优选地，所述音频处理器包括模拟器件控制寄存器、数字器件控制寄存器、模拟器件和数字器件。由上述技术方案可见，本专利技术通过将外部时钟信号与控制信号进行逻辑运算，由控制信号来控制逻辑运算结果，并将逻辑运算结果作为通信接口的同步时钟信号输入通信接口，这样，在需要启用通信接口的同步时钟时，利用合适的控制信号，并通过与外部时钟信号进行逻辑运算，选出外部时钟信号，作为通信接口的同步时钟信号；在需要关闭通信接口的同步时钟时，利用合适的控制信号来屏蔽外部时钟信号，其实质即是关闭通信接口的时钟，从而在通信接口采用同步设计的同时，达到节省通信接口所在系统功耗的目的。附图说明图1是通信接口采用同步设计的基带处理器与音频处理器的连接图；图2是通信接口采用异步设计的基带处理器与音频处理器的连接图；图3是本专利技术基于上述图2给出的控制通信接口的同步时钟的示意图；图4是本专利技术较佳实施例中控制通信接口的同步时钟的方法流程图；图5是本专利技术较佳实施例中控制通信接口的同步时钟的装置结构示意图；图6是本专利技术较佳实施例中控制通信接口的同步时钟的系统结构示意图。具体实施例方式为使本专利技术技术方案和优点更加清楚，下面将结合附图及具体实施例对本专利技术作进一步详细描述。鉴于同步设计的种种优点，本专利技术提出的技术方案中，仍考虑对基带处理器与音频处理器之间的通信接口采用使用时钟的同步设计。本专利技术的专利技术者进一步考虑，在音频处理器中，既存在数字模块和数字模块控制寄存器，又存在模拟器件和模拟器件控制寄存器，通常，模拟器件与数字模块需要一起工作，但是，实际应用中，常存在需要模拟器件工作，而数字模块不工作的情况，并且，由于控制模拟器件的模拟器件控制寄存器和控制数字模块的数字模块控制寄存器的配置工作通常也是暂时的，因此，在数字模块不需要工作，而也不需要对各寄存器进行配置的情况下，可以考虑将通信接口的同步时钟关闭，而在数字模块需要工作，或需要配置寄存器时，启动通信接口的时钟。鉴于上述实际应用中存在的情况，本专利技术通过将外部时钟信号与控制信号进行逻辑运算，由控制信号来控制逻辑运算结果，并将逻辑运算结果作为通信接口的同步时钟信号输入通信接口，以控制通信接口的同步时钟的开启或关闭，从而在通信接口采用同步设计的同时，降低通信接口所在系统的功耗。图3是本专利技术基于上述图2给出的控制通信接口的同步时钟的示意图。图4是本专利技术一个较佳实施例中控制通信接口的同步时钟的方法流程图。下面结合图3与图4，说明上述流程包括以下步骤步骤401、利用控制信号控制所述控制信号和外部时钟信号进行逻辑运算，得到逻辑运算结果。本实施例中，控制信号可由基带处理器产生，并通过基带处理器的GPIO本文档来自技高网...

【技术保护点】
一种控制通信接口的同步时钟的方法，其特征在于，包括：利用控制信号控制所述控制信号和外部时钟信号进行逻辑运算，得到逻辑运算结果；将所述逻辑运算结果输入移动终端的基带处理器与音频处理器之间的通信接口，利用所述逻辑运算结果启用或关闭所述通信接口的同步时钟。

【技术特征摘要】

【专利技术属性】
技术研发人员：杨作兴，
申请(专利权)人：北京中星微电子有限公司，
类型：发明
国别省市：11