低漏电MOS器件结构制造技术

本实用新型专利技术公开一种低漏电MOS器件结构，其源极区的左右两侧通过P

【技术实现步骤摘要】
低漏电MOS器件结构


[0001]本技术涉及功率半导体器件
，尤其涉及一种碳化硅MOSFET器件。

技术介绍

[0002]碳化硅材料与硅材料相比，具有较大的禁带宽度、较高的载流子饱和速率和较大的热导率等优良特性，因此使用碳化硅材料制作的电力电子器件性能远超硅材料；采用碳化硅材料制作的功率器件具有更低的导通损耗、开关损耗以及更好的电压阻断能力，因此具有广阔的应用前景。
[0003]碳化硅（SiC）作为第三代半导体材料，与现有的硅材料相比，具有禁带宽度宽，临界击穿电场高，饱和漂移速度高等优势，以SiC材料制备的MOSFET器件，与相同耐压水平的硅基MOSFET相比，又具有导通电阻低，尺寸小，开关速度快等优势。
[0004]MOSFET器件一般作为大功率的开关器件在电路中使用，对于开关器件，一般在开启时处于线性区，即器件处于低导通电压高导通电流的模式；而当开关关闭时，器件处于截止区，此时器件两端能承受高电压且只有极小的漏电流。因此，在器件正常工作情况下，MOSFET器件不会同时承担高压和大电流。然而，一旦器件发生短路，MOSFET器件会被强制工作在器件饱和区，两端就同时承受高压和大电流，此时器件极易由于过热而失效。

技术实现思路

[0005]本技术的目的是提供一种低漏电MOS器件结构，该低漏电MOS器件结构遏制了尖峰电压的产生，减少炸机情况的发生并延长了器件使用寿命，也提高了器件整体的可靠性。
[0006]为达到上述目的，本技术采用的技术方案是：一种低漏电MOS器件结构，包括至少2个器件单胞，所述器件单胞进一步包括：N+型衬底层和位于N+型衬底层上部的N
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漂移层，所述N
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漂移层中上部具有一P
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型基区，位于所述P
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型基区上部具有源极区，所述源极区的左右两侧通过P
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型基区与N
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漂移层隔离，所述源极区左右两侧各自上表面分别覆盖有一第一栅氧化层、第二栅氧化层；
[0007]所述第一栅氧化层、第二栅氧化层各自上表面均覆盖有一多晶硅栅极层，此多晶硅栅极层上表面覆盖有一介质层，一源极金属层与源极区电接触，一栅极金属层与多晶硅栅极层电接触；
[0008]所述N
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漂移层上表面覆盖有第一金属层，此第一金属层与第一多晶硅N型块区电连接，一第一多晶硅P型块区与所述多晶硅栅极层电连接，所述第一多晶硅N型块区与第一多晶硅P型块区之间依次设置有若干对由第二多晶硅P型块区、第二多晶硅N型块区连接组成的块区对，每对块区对中第二多晶硅P型块区与相邻块区对中第二多晶硅N型块区连接；
[0009]所述N
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漂移层位于相邻所述器件单胞之间区域内具有一P+保护柱，此P+保护柱的上端延伸至N
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漂移层的上表面，所述P+保护柱的下端延伸至N
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漂移层的中部。
[0010]上述技术方案中进一步改进的方案如下：
[0011]1、上述方案中，所述源极区与P
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型基区的深度比为10：30~40。
[0012]2、上述方案中，所述第一多晶硅N型块区、第一多晶硅P型块区与N
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漂移层之间设置有一绝缘层。
[0013]3、上述方案中，所述块区对与N
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漂移层之间设置有一绝缘层。
[0014]4、上述方案中，所述绝缘层为二氧化硅层。
[0015]由于上述技术方案的运用，本技术与现有技术相比具有下列优点：
[0016]1、本技术碳化硅MOSFET器件，其N
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漂移层上表面覆盖有第一金属层，此第一金属层与第一多晶硅N型块区电连接，一第一多晶硅P型块区与所述多晶硅栅极层电连接，所述第一多晶硅N型块区与第一多晶硅P型块区之间依次设置有若干对由第二多晶硅P型块区、第二多晶硅N型块区连接组成的块区对，每对块区对中第二多晶硅P型块区与相邻块区对中第二多晶硅N型块区连接，遏制了尖峰电压的产生，当MOSFET关闭时，漏极电压VD由于稳压区域的稳压作用，不会超过栅极电压VG最大稳压值，使关闭时的漏极电压不会超过其额定电压，减少炸机情况的发生并延长了器件使用寿命，也克服了电源的供电存在波动时，导致应用电压超过额定电压的现象，在设置合适的VZ情况下，可以最大限度的应用低漏电MOS器件结构，使其电压应用区间尽可能地靠近额定电压，扩展了应用场景和提高了可靠性。
[0017]2、本技术碳化硅MOSFET器件，其N
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漂移层位于相邻所述器件单胞之间区域内具有一P+保护柱，此P+保护柱的上端延伸至N
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漂移层的上表面，所述N掺杂深阱部的下端延伸至N
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漂移层的中部，使电场曲线趋于平缓，改善漏电流的增加程度，进而增强了器件单胞之间隔离性能，进一步提高了器件整体的可靠性。
附图说明
[0018]附图1为本技术低漏电MOS器件结构的主视结构示意图；
[0019]附图2为本技术低漏电MOS器件结构的前视立体示意图；
[0020]附图3为本技术低漏电MOS器件结构的后视立体示意图。
[0021]以上附图中：1、N+型衬底层；2、N
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漂移层；3、P
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型基区；4、绝缘层；5、源极区；61、第一栅氧化层；62、第二栅氧化层；7、多晶硅栅极层；8、介质层；9、源极金属层；10、栅极金属层；11、P+保护柱；12、第一金属层；131、第一多晶硅N型块区；132、第一多晶硅P型块区；14、块区对；141、第二多晶硅P型块区；142、第二多晶硅N型块区；15、器件单胞。
具体实施方式
[0022]在本专利的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制；术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性；此外，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体
情况理解上述术语在本专利的具体含义。
[0023]实施例1：一种低漏电MOS器件结构，包括至少2个器件单胞15，所述器件单胞15进一步包括：N+型衬底层1和位于N+型衬底层1上部的N
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漂移层2，所述N
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漂移层2中上部具有一P
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型基区3，位于所述P
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型基区本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种低漏电MOS器件结构，其特征在于：包括至少2个器件单胞（15），所述器件单胞（15）进一步包括：N+型衬底层（1）和位于N+型衬底层（1）上部的N
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漂移层（2），所述N
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漂移层（2）中上部具有一P
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型基区（3），位于所述P
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型基区（3）上部具有源极区（5），所述源极区（5）的左右两侧通过P
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型基区（3）与N
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漂移层（2）隔离，所述源极区（5）左右两侧各自上表面分别覆盖有一第一栅氧化层（61）、第二栅氧化层（62）；所述第一栅氧化层（61）、第二栅氧化层（62）各自上表面均覆盖有一多晶硅栅极层（7），此多晶硅栅极层（7）上表面覆盖有一介质层（8），一源极金属层（9）与源极区（5）电接触，一栅极金属层（10）与多晶硅栅极层（7）电接触；所述N
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漂移层（2）上表面覆盖有第一金属层（12），此第一金属层（12）与第一多晶硅N型块区（131）电连接，一第一多晶硅P型块区（132）与所述多晶硅栅极层（7）电连接，所述第一多晶硅N型块区（131）与第一多晶硅P型块区（132）之间依...

【专利技术属性】
技术研发人员：陈远华，居长朝，徐烨钧，
申请(专利权)人：苏州泰晶微半导体有限公司，
类型：新型
国别省市：