一种直接数字频率合成方法及装置制造方法及图纸

本发明专利技术公开了一种直接数字频率合成方法及装置，该方法包括：根据相位累加器输出的相位累加值，以预设压缩计算方式计算得到压缩相位累加值；将压缩相位累加值分解为和通过预先存储的查找表计算和通过预设逻辑判断方式确定计算和根据和以预设正余弦数据变换方式计算得到和获取相位累加器在每个时钟周期输出的相位累加值对应的和得到正弦信号和余弦信号的离散采样；其中，当时，直接计算和其中，round(

【技术实现步骤摘要】
一种直接数字频率合成方法及装置


[0001]本专利技术涉及信号处理
，具体涉及一种直接数字频率合成方法及装置。

技术介绍

[0002]直接数字频率合成器(Direct Digital Frequency Synthesizer，DDFS)是一种基础的信号产生模块，用于在数字电路中按照设定频率产生离散余弦和正弦信号，是数字上变频/下变频器的核心组成部分，在认知无线电、射频直接采样收发机等新体制通信系统中有着广泛应用。DDFS受工作时钟驱动，基本操作是根据设定的信号频率来调整相位步进，使相位累加值在每个时钟周期以相应的相位步进为单位累加，同时在每个时钟周期根据当前相位累加值读取预先存储的正(余)弦数值并输出。由于相位累加值线性递增，将每个时钟周期的输出数据连在一起，便构成了给定频率的正弦和余弦信号的离散采样。相应的相位步进也被称为频率控制字，当相位累加器数据位宽为λ比特，DDFS的工作时钟为f
clk
时，由于DDFS可产生的频率只能是频率分辨率f
clk
/2
λ
的整数倍，则给定的信号频率对应的频率控制字可表示为：
[0003][0004]其中，C
f
表示频率控制字，round(
·
)表示四舍五入运算，f表示给定的信号频率。
[0005]基于上述公式，DDFS输出的实际频率与期望频率通常存在一定误差，例如当f
clk
为10MHz、相位累加值数据位宽为λ＝16比特时，如果期望产生的频率为500kHz，根据上式计算得到C
f
＝3277，此时DDFS输出的实际频率为3277
·
f
clk
/2
16
Hz，即500.03kHz，信号表示误差达到了30Hz。
[0006]此外，对于给定的频率f，DDFS输出的正弦及余弦信号离散采样表示为：
[0007][0008]此时为满足任意频率控制字C
f
下的信号产生要求，需要存储cos(2πn/2
λ
)和sin(2πn/2
λ
)在n＝0,1,
…
,2
λ
‑
1上的所有数值。
[0009]基于上述理论，为提升DDFS的频率产生精度，需要增加相位累加值数据位宽λ，但这也会导致DDFS的存储开销呈指数级上升。因此，如何在不影响DDFS的频率产生精度的前提下，降低DDFS的数据存储开销，是进行DDFS设计和实现的关键问题。
[0010]目前，DDFS中的数据存储主要有以下几种方式：
[0011](1)直接存储cos(2πn/2
λ
)和sin(2πn/2
λ
)的全部2
λ
个数值；
[0012](2)利用正弦函数和余弦函数的对称性，分别存储cos(2πn/2
λ
)和sin(2πn/2
λ
)在[0,π/2]范围内的数值；
[0013](3)在对称性基础上，进一步利用正弦和余弦函数在[0,π/2]的对偶性，即sin(x)＝cos(π/2
‑
x)，存储cos(2πn/2
λ
)和sin(2πn/2
λ
)在[0,π/4]范围内的数值用于信号产生；
[0014](4)采用数据差分的方式，不直接存储cos(2πn/2
λ
)和sin(2πn/2
λ
)，而是存储差分值cos(2π(n+1)/2
λ
)
‑
cos(2πn/2
λ
)和sin(2π(n+1)/2
λ
)
‑
sin(2πn/2
λ
)，以降低数据存储位宽。
[0015]然而，随着数字集成电路工作频率的不断提升和接收频带范围的持续扩展，在主流通信系统中，DDFS的工作频率通常在100MHz以上。为了保证数字下变频信号的正确性，DDFS的频率分辨率往往需要小于1Hz，这样产生的正余弦信号精度才能达到Hz量级，此时则要求相位累加字的数据位宽λ需要大于27比特。而不论是直接存储cos(2πn/2
λ
)和sin(2πn/2
λ
)的全部2
λ
个数值，还是利用正余弦对称性与对偶性，存储[0,π/4]范围内的2
λ
‑3个数值，在相位累加器数据位宽λ较大时，都需要消耗大量的存储资源。而通过数据差分虽然可以降低数据存储位宽，但随着频率控制字的变化，需要同时读取多组差分数据来恢复出实际的正弦或余弦数值，会使得存储器的工作时钟远高于DDFS的工作时钟，导致系统功耗增加，且由于数据恢复方式复杂，相应的实现难度较大。

技术实现思路

[0016]为解决上述现有技术中存在的部分或全部技术问题，本专利技术提供一种直接数字频率合成方法和装置。
[0017]本专利技术的技术方案如下：
[0018]第一方面，提供了一种直接数字频率合成方法，所述方法包括：
[0019]根据相位累加器输出的相位累加值以预设压缩计算方式计算得到数值范围在[0,2
λ
‑3]之间的压缩相位累加值
[0020]将压缩相位累加值分解为和
[0021]通过预先存储的查找表计算和通过预设逻辑判断方式确定
[0022]利用公式和公式计算和
[0023]根据和以预设正余弦数据变换方式计算得到和
[0024]获取相位累加器在每个时钟周期输出的相位累加值对应的和得到正弦信号和余弦信号的离散采样；
[0025]其中，当时，直接计算和
[0026]其中，M表示的二进制位宽，a0,a1,a2,...,a
λ
‑4∈{0,1}，round(
·
)表示四舍五入运算，λ表示相位累加器位宽，μ+2表示正弦信号和余弦信号的幅度分辨率。
[0027]可选的，所述预设压缩计算方式设定为：
[0028][0029][0030]可选的，所述预设正余弦数据变换方式设定为：
[0031][0032]可选的，所述查找表包括正弦查找表和余弦查找表；
[0033]所述正弦查找表存储有如下2
λ
‑
M
‑3个数值：
[0034]a
λ
‑4a
λ
‑5…
a
M
的取值从00
…
0逐渐递增至11
…
1；
[0035]所述余弦查找表存储有如下2
λ
‑
M
‑3个数值：
[0036]a
λ
‑4a
λ
‑5…
a
M
的取值从00
…
0逐渐递增至11
…
1。
[本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种直接数字频率合成方法，其特征在于，包括：根据相位累加器输出的相位累加值以预设压缩计算方式计算得到数值范围在[0,2
λ
‑3]之间的压缩相位累加值将压缩相位累加值分解为和通过预先存储的查找表计算和通过预设逻辑判断方式确定利用公式和公式计算和根据和以预设正余弦数据变换方式计算得到和获取相位累加器在每个时钟周期输出的相位累加值对应的和得到正弦信号和余弦信号的离散采样；其中，当时，直接计算和其中，M表示的二进制位宽，a0,a1,a2,...,a
λ
‑4∈{0,1}，round(
·
)表示四舍五入运算，λ表示相位累加器位宽，μ+2表示正弦信号和余弦信号的幅度分辨率。2.根据权利要求1所述的直接数字频率合成方法，其特征在于，所述预设压缩计算方式设定为：
。3.根据权利要求2所述的直接数字频率合成方法，其特征在于，所述预设正余弦数据变换方式设定为：。4.根据权利要求1
‑
3中任一项所述的直接数字频率合成方法，其特征在于，所述查找表包括正弦查找表和余弦查找表；所述正弦查找表存储有如下2
λ
‑
M
‑3个数值：a
λ
‑4a
λ
‑5…
a
M
的取值从00
…
0逐渐递增至11
…
1；所述余弦查找表存储有如下2
λ
‑
M
‑3个数值：a
λ
‑4a
λ
‑5…
a
M
的取值从00
…
0逐渐递增至11
…
1。
5.根据权利要求1
‑
4中任一项所述的直接数字频率合成方法，其特征在于，设定：在由0到2
M
‑
1递增过程中，的取值从0递增到最大值K，且满足以下公式：设定：K
e
表示最靠近K的2的整数次幂，K
e
＞K，且所述预设逻辑判断方式包括：判断是否成立，若是，令b0＝0，若否，令b0＝1；令判断是否成立，若是，令b
i
‑1＝0，若否，令b
i
‑1＝1，其中，i＝2,3,4,...,log2K
e
；根据确定的b0,b1,
…
,利用公式计算6.一种实现权利要求1
‑
5中任一项所述的方法的直接数字频率合成装置，其特征在于，包括：相位累加器，所述相位累加器的输出端与压缩相位累加值计算单元的输入端连接，用于根据给定的正余弦信号的初始相位和频率控制字在每个时钟周期输出一个相位累加值，并将相位累加值送至所述压缩相位累加值计算单元；所述压缩相位累加值计算单元，所述压缩相位累加值计算单元的输出端分别与正余弦数据计算模块的输入端和正余弦数据变换单元的输入端连接，用于根据相位累加值以预设压缩计算方式计算得到数值范围在[0,2
λ
‑3]之间的压缩相位累加值并将压缩相位累加值送至所述正余弦数据计算模块，以及用于确定相位累加值所在数值区间，并将相位累加值所在数值区间信息送至所述正余弦数据变换单元；所述正余弦数据计算模块，所述正余弦数据计算模块的输出端与所述正余弦数据变换单元的输入端连接，用于根据压缩相位累加值直接计算和或者将压缩相位累加值分解为和利用内部存储的查找表计算和通过预设逻辑判断方式确定根据根据和计算和并将和送至所述正余弦数据变换单元；
所述正余弦数据变换单元，用于根据和以预设正余弦数据变换方式计算和并输出和7.根据权利要求6所述的直接数字频率合成装置，其特征在于，所述正余弦数据计算模块包括：累加值数据输出单元，所述累加值数据输出单元的输入端与所述压缩相位累加值计算单元的输出端连接，输出端分别与逻辑判断单元、第一存储单元、第二存储单元、第一数据选择器和第二数据选择器连接，用于将压缩相位累加值的第1至第M比特位送至所述逻辑判断单元，将压缩相位累加值的第M+1至第λ
‑
3比特位送至所述第一存储单元和所述第二存储单元，将压缩相位累加值的最高比特位送至所述第一数据选择器和所述第二数据选择器；所述第一存储单元，所述第一存储单元的输出端与所述数据延迟单元的输入端连接，所述第一存储单元存储有正弦查找表，用于根据压缩相位累加值的第M+1至第λ
‑
3比特位和正弦查找表计算并将送至所述数据延迟单元；所述第二存储单元，所述第二存储单元的输出端...

【专利技术属性】
技术研发人员：王建，范广腾，曹璐，田世伟，季明江，黄昊，
申请(专利权)人：中国人民解放军军事科学院国防科技创新研究院，
类型：发明
国别省市：