数据处理方法、装置及电子设备制造方法及图纸

本申请实施例涉及计算机技术领域，公开了一种数据处理方法、装置及电子设备，所述方法包括：获取目标计算模块输出的第一数据；确定所述电子设备的先入先出FIFO存储模块的写地址，将所述第一数据写入至所述写地址对应的存储单元；其中，所述FIFO存储模块为与中央处理器CPU的读取操作对应的存储模块，所述读取操作的数据组数为M，所述FIFO存储模块至少包括M+1个存储单元，M为正整数。本申请实施例解决了相关技术中，通过增加SRAM实现CPU进行数据读取的方式中存在的缺陷问题。取的方式中存在的缺陷问题。取的方式中存在的缺陷问题。

【技术实现步骤摘要】
数据处理方法、装置及电子设备


[0001]本申请涉及计算机
，具体而言，本申请涉及一种数据处理方法、装置及电子设备。

技术介绍

[0002]在计算机
，一些算法的运算过程中，经常需要运算模块与中央处理器(Central Processing Unit，CPU)进行协同合作，例如在数字图像处理场景中，图像信号处理(Image Signal Processing，ISP)的一些算法，需要专用集成电路(Application Specific Integrated Circuit，ASIC)或现场可编程逻辑门阵列(Field Programmable Gate Array，FPGA)与CPU协同合作，例如3A算法，即自动对焦(Auto Focus，AF)、自动曝光(Auto Exposure，AE)和自动白平衡(Auto White Balance，AWB)。
[0003]在上述算法执行的过程中，需要ASIC端和CPU密集频繁的数据传输，通常是ASIC至CPU的单向传输，例如每帧图像产生一组数据，按照一般视频图像60帧频率计算，则每秒可以产生60组数据。CPU定时通过中断或者轮询方式通过总线向ASIC请求最新数据，请求间隔时间可能远大于图像的帧率；而CPU计算并不需要获得每一帧的数据，只需要在CPU请求数据时，得到最新一帧或多帧图像的完整数据即可，因此，不需要每产生一组数据，就产生中断由CPU读取。因此，ASIC在数据计算完成后，数据如何存放以满足CPU随时可能读取的要求，成为一个问题；为了解决该问题，相关技术中，通常通过增加一个静态随机存取存储器(Static Random
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Access Memory，SRAM)或使用两个SRAM进行乒乓存储和读取的方式；然而，增加一个SRAM的方式中，产生的中断较多，且具有丢失数据的风险；使用两个SRAM的方式中，扩展性不足，当需要较多帧数据时，逻辑较复杂。

技术实现思路

[0004]本申请实施例提供了一种数据处理方法，以解决现有技术中，与CPU协同合作的算法执行过程中，通过增加SRAM实现CPU进行数据读取的方式中存在的缺陷问题。
[0005]相应的，本申请实施例还提供了一种数据处理装置、一种电子设备以及一种存储介质，用以保证上述方法的实现及应用。
[0006]为了解决上述问题，本申请实施例公开了一种数据处理方法，所述方法包括：
[0007]获取目标计算模块输出的第一数据；
[0008]确定所述电子设备的先入先出FIFO存储模块的写地址，将所述第一数据写入至所述写地址对应的存储单元；
[0009]其中，所述FIFO存储模块为与中央处理器CPU的读取操作对应的存储模块，所述读取操作的数据组数为M，所述FIFO存储模块至少包括M+1个存储单元，M为正整数。
[0010]本申请实施例还公开了一种数据处理装置，所述装置包括：
[0011]获取模块，用于获取目标计算模块输出的第一数据；
[0012]写入模块，用于确定所述电子设备的先入先出FIFO存储模块的写地址，将所述第
一数据写入至所述写地址对应的存储单元；
[0013]其中，所述FIFO存储模块为与中央处理器CPU的读取操作对应的存储模块，所述读取操作的数据组数为M，所述FIFO存储模块至少包括M+1个存储单元，M为正整数。
[0014]本申请实施例还公开了一种电子设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，处理器执行程序时实现本申请实施例中一个或多个所述的方法。
[0015]本申请实施例还公开了一种计算机可读存储介质，该计算机可读存储介质上存储有计算机程序，该计算机程序被处理器执行时实现如本申请实施例中一个或多个所述的方法。
[0016]本申请实施例还公开了一种计算机程序产品，包括计算机程序，所述计算机程序被处理器执行时实现如本申请实施例中一个或多个所述的方法。
[0017]本申请实施例提供的技术方案带来的有益效果是：
[0018]本申请实施例中，获取目标计算模块输出的第一数据；确定所述电子设备的FIFO存储模块的写地址，将所述第一数据写入至所述写地址对应的存储单元；其中，所述FIFO存储模块为与CPU的读取操作对应的存储模块，所述FIFO存储模块至少包括M+1个存储单元；通过设置M的数值，可以简便增加读取数据的帧数，增加了灵活性；且在写数据时，可以不考虑地址等操作，直接写入FIFO即可，操作便捷；在数据读取过程中，不会覆盖未读取的数据，避免出现数据丢失的情况，保证数据的安全性。
[0019]本申请实施例附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
[0020]本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
[0021]图1为本申请实施例提供的数据处理方法的流程图；
[0022]图2为本申请实施例提供的第一示例的示意图；
[0023]图3为本申请实施例提供的数据处理装置的结构示意图；
[0024]图4为本申请实施例提供的电子设备的结构示意图。
具体实施方式
[0025]下面结合本申请中的附图描述本申请的实施例。应理解，下面结合附图所阐述的实施方式，是用于解释本申请实施例的技术方案的示例性描述，对本申请实施例的技术方案不构成限制。
[0026]本
技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本申请实施例所使用的术语“包括”以及“包含”是指相应特征可以实现为所呈现的特征、信息、数据、步骤、操作、元件和/或组件，但不排除实现为本
所支持其他特征、信息、数据、步骤、操作、元件、组件和/或它们的组合等。应该理解，当我们称一个元件被“连接”或“耦接”到另一元件时，该一个元件可以直接连接或耦接到另一元件，也可以指该一个元件和另一元件通过中间元件
建立连接关系。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的术语“和/或”指示该术语所限定的项目中的至少一个，例如“A和/或B”可以实现为“A”，或者实现为“B”，或者实现为“A和B”。
[0027]为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。
[0028]参见图1，本申请实施例提供了一种数据处理方法，可选地，所述方法应用于电子设备，所述电子设备包括CPU以及目标计算模块；其中，目标计算模块可以是ASIC、FPGA或其他执行计算的模块，为了便于说明，后续以目标计算模块为ASIC作为示例说明，然而这并不构成对本申请实施例的限定。
[0029]如图1中所示，该方法可以包括以下步骤：
[0030]步骤101，获取目标计算模块输出的第一数据。
[0031本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种数据处理方法，应用于电子设备，其特征在于，包括：获取目标计算模块输出的第一数据；确定所述电子设备的先入先出FIFO存储模块的写地址，将所述第一数据写入至所述写地址对应的存储单元；其中，所述FIFO存储模块为与中央处理器CPU的读取操作对应的存储模块，所述读取操作的数据组数为M，所述FIFO存储模块至少包括M+1个存储单元，M为正整数。2.根据权利要求1所述的数据处理方法，其特征在于，所述获取目标计算模块输出的第一数据之前，所述方法包括：确定所述读取操作的参数信息；其中，所述参数信息至少包括所述数据组数；根据所述参数信息，建立与所述读取操作对应的所述FIFO存储模块。3.根据权利要求1所述的数据处理方法，其特征在于，所述方法还包括：接收所述CPU的读取操作；确定所述读取操作对应的第一读地址；根据所述第一读地址，从所述FIFO存储模块中读取数据。4.根据权利要求3所述的数据处理方法，其特征在于，所述确定所述读取操作对应的第一读地址，包括：确定当前时刻的第一写地址；将所述第一写地址添加一个组地址，得到读取操作对应的第一读地址。5.根据权利要求3所述的数据处理方法，其特征在于，所述根据所述第一读地址，从所述FIFO存储模块中读取数据之后，所述方法包括：屏蔽所述FIFO存储模块的数据写入操作。6.根据权利要求5所述的数据处理方法，其特征在于，所...

【专利技术属性】
技术研发人员：刘鹏，王尹，胥立丰，
申请(专利权)人：北京奕斯伟计算技术有限公司，
类型：发明
国别省市：