数据存取方法、存储器存储装置及存储器控制器制造方法及图纸

本发明专利技术提供一种数据存取方法、存储器存储装置及存储器控制器。所述方法包括：从主机系统接收第一数据；对第一数据进行编码以产生第二数据，其中所述第二数据包括对应于所述第一数据的错误校正码；通过多个数据打乱模块对所述第二数据分别执行数据打乱以产生多个第三数据；根据所述多个第三数据的状态，从所述多个第三数据中选择其中之一作为第四数据；以及将所述第四数据存储至存储器模块中的第一实体单元。藉此，可提高写入数据的扰乱度，进而提高往后读取数据时的可靠度。高往后读取数据时的可靠度。高往后读取数据时的可靠度。

【技术实现步骤摘要】
数据存取方法、存储器存储装置及存储器控制器


[0001]本专利技术涉及一种存储器控制技术，且尤其涉及一种数据存取方法、存储器存储装置及存储器控制器。

技术介绍

[0002]可复写式非易失性存储器(rewritable non
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volatile memory)具有数据非易失性、省电、体积小与无机械结构等特性，故被广泛地应用于各种电子装置。可复写式非易失性存储器具有多个实体区块(physical block)，且每一实体区块具有多个实体页面(physical page)。其中，实体区块为数据抹除的最小单位，而实体页面则是数据写入的最小单位。
[0003]随着半导体加工的进步，目前的技术已发展出具有能够存储多个数据位元的存储单元的快闪(flash)存储器模块。具体来说，快闪存储器模块的数据写入(或称为程序化)是利用施予电压至快闪存储器元件的特定端点(例如，控制栅极电压来改变栅极中的一电荷捕获层的电子量)，因而改变了存储单元的通道的导通状态，以呈现不同的存储状态。例如，以二阶存储单元(Multi
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Level Cell,MLC)NAND型快闪存储器为例，当下页面数据为1且上页面数据为1时，控制电路会控制字线控制电路不改变存储单元中的栅极电压，而将存储单元的存储状态保持为“11”；当下页面数据为1且上页面数据为0时，字线控制电路会在控制电路的控制下改变存储单元中的栅极电压，而将存储单元的存储状态改变为“10”；当下页面数据为0且上页面数据为0时，字线控制电路会在控制电路的控制下改变存储单元中的栅极电压，而将存储单元的存储状态改变为“00”；并且，当下页面数据为0且上页面数据为1时，字线控制电路会在控制电路的控制下改变存储单元中的栅极电压，而将存储单元的存储状态改变为“01”。也就是说，当读取数据时，控制电路会根据目前存储单元中的栅极电压来识别此存储单元的存储状态。
[0004]然而，在这种一个存储单元可存储多个位元的架构中，若同一条字线上的存储单元所存的数据不够乱时，可能会因为数据分布不平均、读取电压偏移或位元线电阻不均匀等因素而造成后续在读取数据时发生数据的识别错误(即读取错误)。因此，在将数据写入至可复写式非易失性存储器模块时，如何有效地扰乱所写入的数据，是本领域技术人员所致力的目标之一。

技术实现思路

[0005]有鉴于此，本专利技术提供一种数据存取方法、存储器存储装置及存储器控制器，可提高写入数据的扰乱度，进而提高往后读取数据时的可靠度。
[0006]本专利技术的实施例提供一种数据存取方法，其用于存取存储器模块，所述数据存取方法包括：从主机系统接收第一数据；对所述第一数据进行编码以产生第二数据，其中所述第二数据包括对应于所述第一数据的错误校正码；通过多个数据打乱模块对所述第二数据分别执行数据打乱以产生多个第三数据；根据所述多个第三数据的状态，从所述多个第三
数据中选择其中之一作为第四数据；以及将所述第四数据存储至所述存储器模块中的第一实体单元。
[0007]本专利技术的实施例另提供一种存储器存储装置，其包括连接接口、存储器模块及存储器控制器。所述连接接口用以连接至主机系统。所述存储器控制器连接至所述连接接口与存储器模块。所述存储器控制器用以：从所述主机系统接收第一数据；对所述第一数据进行编码以产生第二数据，其中所述第二数据包括对应于所述第一数据的错误校正码；通过多个数据打乱模块对所述第二数据分别执行数据打乱以产生多个第三数据；根据所述多个第三数据的状态，从所述多个第三数据中选择其中之一作为第四数据；以及发送写入指令序列，以指示将所述第四数据存储至所述存储器模块中的第一实体单元。
[0008]本专利技术的实施例另提供一种存储器控制器，其包括主机接口、存储器接口、错误检查与校正电路、多个数据打乱模块及存储器控制电路。所述主机接口用以连接至主机系统。所述存储器接口用以连接至存储器模块。所述存储器控制电路连接至所述主机接口、所述存储器接口、所述错误检查与校正电路及所述多个数据打乱模块。所述存储器控制电路用以：从所述主机系统接收第一数据；通过所述错误检查与校正电路对所述第一数据进行编码以产生第二数据，其中所述第二数据包括对应于所述第一数据的错误校正码；通过所述多个数据打乱模块对所述第二数据分别执行数据打乱以产生多个第三数据；根据所述多个第三数据的状态，从所述多个第三数据中选择其中之一作为第四数据；以及发送写入指令序列，以指示将所述第四数据存储至所述存储器模块中的第一实体单元。
[0009]基于上述，在从主机系统接收第一数据后，第一数据可被编码以产生包括错误校正码的第二数据，且多个第三数据可通过多个数据打乱模块对所述第二数据分别执行数据打乱而产生。根据所述多个第三数据的状态，所述多个第三数据的其中之一可被选择作为第四数据。尔后，所述第四数据可被存储至存储器模块中的第一实体单元。藉此，可提高写入数据的扰乱度，进而提高往后读取数据时的可靠度。
附图说明
[0010]图1是根据本专利技术的实施例所示出的存储器存储装置的示意图；
[0011]图2是根据本专利技术的实施例所示出的存储器控制器的概要方块图；
[0012]图3是根据本专利技术的实施例所示出的数据处理电路的概要方块图；
[0013]图4是根据本专利技术的实施例所示出的数据打乱及存储流程的示意图；
[0014]图5是根据本专利技术的实施例所示出的数据打乱及存储流程的示意图；
[0015]图6是根据本专利技术的实施例所示出的具有不同数据打乱程度的数据及对应的评估值的示意图；
[0016]图7是根据本专利技术的实施例所示出的数据读取与还原流程的示意图；
[0017]图8是根据本专利技术的实施例所示出的数据存取方法的流程图；
[0018]图9是根据本专利技术的实施例所示出的数据存取方法的流程图。
具体实施方式
[0019]现将详细地参考本专利技术的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
[0020]图1是根据本专利技术的实施例所示出的存储器存储系统的示意图。请参照图1，存储器存储系统10包括主机系统11与存储器存储装置12。主机系统11可为任意型态的计算机系统。例如。主机系统11可为笔记本计算机、台式计算机、智能手机、平板计算机、工业计算机、游戏机、数码相机等各式电子系统。存储器存储装置12用于存储来自主机系统11的数据。例如，存储器存储装置12可包括固态硬盘、U盘、存储卡或其他类型的非易失性存储装置。主机系统11可通过串行先进技术总线附属(Serial Advanced Technology Attachment,SATA)接口、外设部件互连局部总线(Peripheral Component Interconnect Express,PCI Express)、通用串行总线(Universal Serial Bus,USB)或其他类型的连接接口电性连接至存储器存储装置12。因此，主机系统11可将数据存储本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种数据存取方法，其特征在于，用于存储器模块，所述数据存取方法包括：从主机系统接收第一数据；对所述第一数据进行编码以产生第二数据，其中所述第二数据包括对应于所述第一数据的错误校正码；通过多个数据打乱模块对所述第二数据分别执行数据打乱以产生多个第三数据；根据所述多个第三数据的状态，从所述多个第三数据中选择其中之一作为第四数据；以及将所述第四数据存储至所述存储器模块中的第一实体单元。2.根据权利要求1所述的数据存取方法，其特征在于，所述多个数据打乱模块包括第一数据打乱模块与第二数据打乱模块，且通过所述第一数据打乱模块产生的所述第三数据的数据打乱程度不同于通过所述第二数据打乱模块产生的所述第三数据的数据打乱程度。3.根据权利要求1所述的数据存取方法，其特征在于，所述多个第三数据的所述状态反映所述多个第三数据各个的数据打乱程度。4.根据权利要求3所述的数据存取方法，其特征在于，其中根据所述多个第三数据的所述状态，从所述多个第三数据中选择所述其中之一作为所述第四数据的步骤包括：选择所述多个第三数据中具有最高的数据打乱程度的第三数据作为所述第四数据。5.根据权利要求1所述的数据存取方法，其特征在于，其中将所述第四数据存储至所述第一实体单元的步骤包括：将所述第四数据连同识别信息存储至所述第一实体单元中，其中所述识别信息对应所述多个数据打乱模块中的第一数据打乱模块，并且所述第四数据是由所述第一数据打乱模块产生。6.根据权利要求1所述的数据存取方法，其特征在于，还包括：从所述主机系统接收读取指令；根据所述读取指令，从所述第一实体单元读取所述第四数据；通过所述多个数据打乱模块中的第一数据打乱模块将所述第四数据还原为所述第二数据；对所述第二数据进行解码以产生所述第一数据；以及将所述第一数据传送至所述主机系统，以回应所述读取指令。7.根据权利要求6所述的数据存取方法，其特征在于，其中从所述第一实体单元读取所述第四数据的步骤包括：将所述第四数据连同识别信息从所述第一实体单元读取出来，并且所述识别信息对应所述第一数据打乱模块。8.一种存储器存储装置，其特征在于，包括：连接接口，用以连接至主机系统；存储器模块；以及存储器控制器，连接至所述连接接口与存储器模块，其中所述存储器控制器用以：从所述主机系统接收第一数据；对所述第一数据进行编码以产生第二数据，其中所述第二数据包括对应于所述第一数
据的错误校正码；通过多个数据打乱模块对所述第二数据分别执行数据打乱以产生多个第三数据；根据所述多个第三数据的状态，从所述多个第三数据中选择其中之一作为第四数据；以及发送写入指令序列，以指示将所述第四数据存储至所述存储器模块中的第一实体单元。9.根据权利要求8所述的存储器存储装置，其特征在于，其中所述多个数据打乱模块包括第一数据打乱模块与第二数据打乱模块，且通过所述第一数据打乱模块产生的所述第三数据的数据打乱程度不同于通过所述第二数据打乱模块产生的所述第三数据的数据打乱程度。10.根据权利要求8所述的存储器存储装置，其特征在于，其中所述多个第三数据的所述状态反映所述多个第三数据各个的数据打乱程度。11.根据权利要求10所述的存储器存储装置，其特征在于，其中根据所述多个第三数据的所述状态，从所述多个第三数据中选择所述其中之一作为所述第四数据的操作包括：选择所述多个第三数据中具有最高的数据打乱程度的第三数据作为所述第...

【专利技术属性】
技术研发人员：吴宗霖，
申请(专利权)人：深圳宏芯宇电子股份有限公司，
类型：发明
国别省市：