算术逻辑单元寄存器排序制造技术

一种图形处理单元(GPU)[100]对操作数向一组操作数寄存器[106]的提供进行排序，由此允许所述GPU在处理之间共享所述操作数寄存器中的至少一者。所述GPU包括多个算术逻辑单元(ALU)[108]，其中所述ALU中的至少一者[116]被配置成执行双精度运算。所述GPU还包括一组操作数寄存器，所述操作数寄存器被配置成存储单精度操作数。针对请求双精度运算的多个执行线程，所述GPU将对应的操作数存储在所述操作数寄存器处。在多个执行循环内，所述GPU对将操作数从一组操作数寄存器传送到指定的双精度操作数寄存器进行排序。在每一执行循环期间，双精度ALU使用存储在所述双精度操作数寄存器处的操作数来执行双精度运算。的操作数来执行双精度运算。的操作数来执行双精度运算。

【技术实现步骤摘要】
【国外来华专利技术】算术逻辑单元寄存器排序

技术介绍

[0001]处理器采用被专门设计和配置成代表所述处理器执行指定运算的一个或多个处理单元。举例来说，一些处理器采用图形处理单元(GPU)来执行图形和矢量处理运算。处理器的中央处理单元(CPU)将命令提供到GPU，并且GPU的命令处理器(CP)将所述命令解码成一个或多个运算。GPU的执行单元(诸如，一个或多个算术逻辑单元(ALU))执行所述运算以执行图形和矢量处理运算。所述ALU采用操作数寄存器来存储用于处理的操作数。确切来说，当线程在GPU处执行时，所述线程将操作数存储在操作数寄存器处并将操作码或其他控制信息提供到ALU以控制ALU使用所述操作数执行的数学运算。使用大数目个操作数寄存器允许GPU支持同时执行相对大数目个线程。然而，这种大数目个操作数寄存器占用包括电力和电路面积在内的大量处理资源。
附图说明
[0002]可通过参考附图更好地理解本公开并且使本领域技术人员明白本公开的诸多特征和优点。在不同的图式中使用相同的参考符号来指示类似或相同的项目。
[0003]图1是根据一些实施方案的被配置成对操作数从一组操作数本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种方法，所述方法包括：针对在处理单元处执行的多个线程，接收多个操作数以供在算术逻辑单元(ALU)处进行处理；将所述多个操作数存储在多个寄存器处；以及在多个执行循环内对将所述多个操作数从所述多个寄存器提供到第一操作数寄存器以供在所述ALU处进行处理来进行排序。2.如权利要求1所述的方法，其中所述排序包括：在第一执行循环期间，将所述多个操作数中的第一操作数的第一部分存储在所述第一操作数寄存器处；以及在第二执行循环期间，将所述多个操作数中的第二操作数的第一部分从所述多个寄存器中的第一寄存器传送到所述第一操作数寄存器。3.如权利要求2所述的方法，其中所述排序还包括：在所述第一执行循环期间，将所述第一操作数的第二部分存储在所述多个寄存器中的第二寄存器处；以及在所述第二执行循环期间，将所述第一操作数的所述第二部分传送到第二操作数寄存器以供在所述ALU处进行处理。4.如权利要求3所述的方法，所述方法还包括：在所述第二执行循环期间，在所述ALU处从所述第一操作数寄存器和所述第二操作数寄存器读取所述第一操作数。5.如权利要求4所述的方法，其中所述第一操作数是双精度操作数，并且其中所述多个寄存器中的每一者被配置成存储单精度操作数。6.如权利要求2所述的方法，其中所述排序还包括：在所述第二执行循环期间，将第三操作数的第一部分从所述多个寄存器中的第二寄存器传送到所述多个寄存器中的所述第一寄存器。7.如权利要求6所述的方法，其中所述排序还包括：在第三执行循环期间，将所述第三操作数的所述第一部分从所述多个寄存器中的所述第一寄存器传送到所述第一操作数寄存器。8.如权利要求6所述的方法，其中所述排序还包括：在所述第二执行循环期间，将第四操作数的第一部分从所述多个寄存器中的第三寄存器传送到所述多个寄存器中的所述第二寄存器。9.一种处理器，所述处理器包括：处理单元，所述处理单元包括算术逻辑单元(ALU)，所述处理单元用于执行对应的多个线程，所述多个线程执行以生成多个操作数以供在所述ALU处进行处理；多个寄存器，所述多个寄存器被配置成存储所述多个操作数；以及顺序控制模块，所述顺序控制模块被配置成在多个执行循环内对将所述多个操作数从所述多个寄存器提供到第一操作数寄存器以供在所述ALU处进行处理来进行排序。10.如权利要求9所述的处理器，其中所述排序包括：在第一执行循环期间，将所述多个操作数中的第一操作数的第一部分存储在所述第一操作数寄存器处；以及
在第二执行循环期间，将所述多个操作数中的第二操作数的第一部分从所述多个寄存器中的第一...

【专利技术属性】
技术研发人员：何斌，陈佳升，黄健，
申请(专利权)人：超威半导体公司，
类型：发明
国别省市：