无限串接拓扑结构与通信方法技术

本发明专利技术提出一种无限串接拓扑结构与通信方法，无限串接拓扑结构包含一微处理器以及按序串接至该微处理器的多个感测元件。该微处理器包含一数据输出引脚、一时钟输出引脚以及一数据输入引脚。每一感测元件包含一处理单元、一信息感测单元、一输入序列单元、一输出序列单元以及一选择单元。该信息感测单元耦接该处理单元。该输入序列单元耦接该处理单元。该输出序列单元耦接该处理单元。该选择单元耦接该输入序列单元与该输出序列单元。输入序列单元与该输出序列单元。输入序列单元与该输出序列单元。

【技术实现步骤摘要】
无限串接拓扑结构与通信方法


[0001]本专利技术涉及一种拓扑结构与通信方法，特别涉及一种无限串接拓扑结构与通信方法。

技术介绍

[0002]请参照图1，图1用于触控装置的现有拓扑结构1。如图1所示，微处理器10的引脚P1～PN分别通过通道ch1～chN对应地连接感测元件K1～KN。虽然可同时控制感测元件K1～KN，然而却因为处理器引脚数量使得连接的感测元件数量受限。
[0003]另外，通道ch1～chN之间也会彼此干扰，像是有线连接的通道ch1～chN因接线缠绕造成的触控误判，而有线连接的通道ch1～chN也会因接线的长度过长导致各通道的负载差异过大，造成触控演算感应失败。
[0004]因此，需要提出一种改进的拓扑结构，以解决上述数量受限与连接感测元件感测错误等问题。

技术实现思路

[0005]为达到有效解决上述问题的目的，本专利技术提出一种无限串接拓扑结构，包括一微处理器以及多个感测元件。该微处理器包含一数据输出引脚、一时钟输出引脚以及一数据输入引脚。该多个感测元件按序串接至该微处理器，且每一该多个感测元件包含一处理单元、一信息感测单元、一输入序列单元、一输出序列单元以及一选择单元。其拓扑结构实现于触控装置，则感测元件的信息感测单元即为触控单元，该信息感测单元耦接该处理单元。该输入序列单元耦接该处理单元并接收一输入数据序列与一时钟输入。该输出序列单元耦接该处理单元并输出一输出数据序列。该选择单元耦接该输入序列单元与该输出序列单元，并接收一时钟输入与一切换信号，以根据该切换信号决定是否输出一时钟输出。该多个感测元件中最后一个按序串接的感测元件的一输出数据序列为传送至该数据输入引脚的一数据反馈序列。
[0006]根据本专利技术一实施例，当该选择单元根据该切换信号决定不输出该时钟输出时，该多个感测元件个别接收的该时钟输入皆相同且是由该时钟输出引脚所传出。
[0007]根据本专利技术一实施例，每一该多个感测元件的该选择单元根据该切换信号决定输出该时钟输出，且按序串接至该微处理器的该多个感测元件中的第一个感测元件的一时钟输入是从该时钟输出引脚所传出，其余的该感测元件个别接收的时钟输入皆为上一感测元件的时钟输出。
[0008]根据本专利技术一实施例，该微处理器还包含一时钟输入引脚，且该最后一个按序串接的感测元件的该时钟输出为传送至该时钟输入引脚的一时钟反馈。
[0009]根据本专利技术一实施例，该最后一个按序串接的感测元件不会传送时钟输出至该处理器。
[0010]本专利技术还提出一种无限串接拓扑通信方法，包括：将多个感测元件按序串接至一
微处理器；从该微处理器接收一输入数据序列与一时钟输入；在每一该感测元件输出一输出数据序列；以及在每一该感测元件接收一时钟输入与一切换信号，以根据该切换信号决定是否输出一时钟输出。该多个感测元件中最后一个按序串接的感测元件的一输出数据序列为传送至该微处理器的一数据反馈序列。
[0011]本专利技术的无限串接拓扑结构的串接方式不会有因接线缠绕造成触控误判、接线的长度过长导致负载差异过大与感测元件感应失败等问题，同时串接的感测元件(按键)不会有数量限制。
附图说明
[0012]图1是用于触控装置的现有拓扑结构示意图；
[0013]图2是依据本专利技术第一实施例的拓扑结构示意图；
[0014]图3是依据本专利技术第二实施例的拓扑结构示意图；
[0015]图4是依据本专利技术第三实施例的拓扑结构示意图；
[0016]图5是依据本专利技术一实施例的感测元件方框图；
[0017]图6是图2的拓扑结构的时序图；
[0018]图7是图4的拓扑结构的时序图；
[0019]图8是图2的拓扑结构的符号示意图；以及
[0020]图9是图3的拓扑结构的符号示意图。
[0021]符号说明
[0022]1、2、3、4：拓扑结构
[0023]10、20、30、40：微处理器
[0024]100：信息感测单元
[0025]101：输入序列单元
[0026]102：输出序列单元
[0027]103：处理单元
[0028]104：选择单元
[0029]K1～KN：感测元件
[0030]P1～PN：引脚
具体实施方式
[0031]请参照图2，图2是依据本专利技术第一实施例的拓扑结构2示意图。如图2所示，该拓扑结构2包括一微处理器20以及N个感测元件K1～KN。该微处理器20包含一数据输出引脚DOUT、一时钟输出引脚COUT以及一数据输入引脚DIN。该N个感测元件按序串接至该微处理器20。如图5所示，每一感测元件包含一处理单元103、一信息感测单元100、一输入序列单元101、一输出序列单元102以及一选择单元104。该信息感测单元100耦接该处理单元103。该输入序列单元101耦接该处理单元103并接收一输入数据序列DI(如图2中的DI1～DIN)与一时钟输入CI。该输出序列单元102耦接该处理单元103并输出一输出数据序列DO。该选择单元104耦接该输入序列单元101与该输出序列单元102，并接收一时钟输入CI与一切换信号SX，以根据该切换信号SX决定是否输出一时钟输出CO。在此第一实施例中该选择单元104是
根据该切换信号SX选择M1模式决定不输出该时钟输出CO，该N个感测元件K1～KN个别接收的该时钟输入CI皆为CK且是由该时钟输出引脚COUT所传出。该N个感测元件中最后一个按序串接的感测元件KN的一输出数据序列为传送至该数据输入引脚DIN的一数据反馈序列DFB。
[0032]请参照图3，图3是依据本专利技术第二实施例的拓扑结构3示意图。如图3所示，该拓扑结构3包括一微处理器30以及N个感测元件K1～KN。该微处理器30包含一数据输出引脚DOUT、一时钟输出引脚COUT以及一数据输入引脚DIN。该N个感测元件按序串接至该微处理器20。如图5所示，每一感测元件包含一处理单元103、一信息感测单元100、一输入序列单元101、一输出序列单元102以及一选择单元104。该信息感测单元100耦接该处理单元103。该输入序列单元101耦接该处理单元103并接收一输入数据序列DI与一时钟输入CI。该输出序列单元102耦接该处理单元103并输出一输出数据序列DO。该选择单元104耦接该输入序列单元101与该输出序列单元102，并接收一时钟输入CI与一切换信号SX，以根据该切换信号SX决定是否输出一时钟输出CO。在此第二实施例中该选择单元104是根据该切换信号SX选择M2模式决定输出该时钟输出CO，且按序串接至该微处理器30的该N个感测元件中的第一个感测元件K1的一时钟输入CI是从该时钟输出引脚COUT所传出，其余的该感测元件个别接收的时钟输入CI皆为上一感测元件的时钟输出CO。该N个感测元件中最后一个按序串接的感测元件KN的一输出数据序列为传送至该数据输入引脚DIN的一数据反馈序列DFB。该最后一个按序串接的感测元件KN不会传送时钟输出至该处理器30。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种无限串接拓扑结构，包括：一微处理器，包含一数据输出引脚、一时钟输出引脚以及一数据输入引脚；以及多个感测元件，按序串接至该微处理器，且所述多个感测元件中每一个包含：一处理单元；一信息感测单元，耦接该处理单元；一输入序列单元，耦接该处理单元并接收一输入数据序列与一时钟输入；一输出序列单元，耦接该处理单元并输出一输出数据序列；以及一选择单元，耦接该输入序列单元与该输出序列单元，并接收一时钟输入与一切换信号，以根据该切换信号决定是否输出一时钟输出；其中，所述多个感测元件中最后一个按序串接的感测元件的一输出数据序列为传送至该数据输入引脚的一数据反馈序列。2.如权利要求1所述的无限串接拓扑结构，其中，当该选择单元根据该切换信号决定不输出该时钟输出时，所述多个感测元件个别接收的该时钟输入皆相同且是由该时钟输出引脚所传出。3.如权利要求1所述的无限串接拓扑结构，其中，所述多个感测元件中每一个的该选择单元根据该切换信号决定输出该时钟输出，且按序串接至该微处理器的所述多个感测元件中的第一个感测元件的一时钟输入是从该时钟输出引脚所传出，其余的感测元件个别接收的时钟输入皆为上一感测元件的时钟输出。4.如权利要求3所述的无限串接拓扑结构，其中，该微处理器还包含一时钟输入引脚，且该最后一个按序串接的感测元件的该时钟输出为传送至该时钟输入...

【专利技术属性】
技术研发人员：彭胜铕，谢奇志，郑绍华，郑舜升，魏友伦，
申请(专利权)人：硕呈科技股份有限公司，
类型：发明
国别省市：