一种GaNFET半桥串扰抑制电路制造技术

本发明专利技术属于电子电路技术领域，具体涉及一种GaN FET半桥串扰抑制电路。本发明专利技术提供一种GaN半桥串扰抑制电路，利用有源器件实现串扰抑制，并防止因桥臂串扰导致GaN桥臂直通或器件击穿，抑制效果明显，能够很好的保证GaN器件的正确开通和关断。的正确开通和关断。的正确开通和关断。

【技术实现步骤摘要】
一种GaN FET半桥串扰抑制电路


[0001]本专利技术属于电子电路
，具体涉及一种GaN FET半桥串扰抑制电路。

技术介绍

[0002]如今，电力电子转换器正朝着高功率密度方向发展。为了提高转换器的功率密度，应增加开关频率以减小无源元件的体积。宽带隙器件，例如氮化镓(GaN)晶体管，适合这种情况。与Si MOSFET之类的Si器件相比，GaN晶体管具有更低的栅极电荷Qg，零栅极
‑
漏极恢复电荷Qrr和更低的导通态电阻Rds(on)，较低的阈值电压和较低的最小允许栅源极电压，因此它可以更快地切换且开关和传导损耗更少。有望取代传统Si MOSFET，成为未来高性能电源系统实现方案。GaN器件的优势在400V以上高压系统中更为明显，可以实现更高的开关频率和功率密度，显著提高系统的转换效率，特别适合电源模块小型化发展趋势。
[0003]但是，由于GaN晶体管电路中存在各种寄生参数，当GaN工作在一个特定的工作点开关时，可能会在栅极电压、集电极
‑
发射极电压或集电极电流中产生高频串扰。会引起开关节点的快速电压变化，并且在其辅助开关的栅极
‑
源极电压上会出现不希望的正电压尖峰或负电压尖峰。GaN晶体管开关时，正电压尖峰可能会超过阈值电压Vth，从而导致误导通。当出现负电压尖峰时，负电压尖峰和负电压的叠加可能会超过GaN晶体管的最小允许栅极
‑
源极电压，从而导致栅极击穿。同时这些串扰尖峰会导致对其他电子电路的干扰，包括其栅极驱动器，可能导致不正确的GaN控制，尤其在桥梁结构应用中会受到串扰问题的严重影响。
[0004]为了解决上述矛盾，提出了许多串扰抑制驱动电路。完整的串扰抑制驱动电路包括栅极驱动器和栅极驱动电源(GDPS)。常用的方法包括以下几种：
[0005]1、降低引起串扰的开关的开关速度。增加开/关栅极电阻并与外部栅极
‑
源极电容器并联会降低开关速度。但是，这会增加开关损耗。
[0006]2、增强遭受串扰的交换机的抗噪声能力。并联一个外部栅极
‑
源极电容器可以降低电压尖峰的幅度，但是同时会带来额外的开关损耗。增加辅助电路或改变栅极电阻可以提供一条低阻抗路径，从而可以减少正负尖峰电压。
[0007]3、针对GaN开关过程需要栅极具有不同的驱动能力，提出分离充放电路径技术。针对Buck半桥电路拓扑，采用bootstrap自举技术为高侧驱动电路供电，并设计高速、低功耗、高可靠性的电平移位电路来实现电平位移。

技术实现思路

[0008]本专利技术的目的在于针对GaN器件的串扰特性，提出一种新的GaN串扰抑制电路，利用有源器件实现串扰消除，并防止因桥臂串扰导致开关管的击穿现象。
[0009]本专利技术的技术方案为：
[0010]一种GaN FET半桥串扰抑制电路，连接于GaN同步BUCK电路的GaN器件栅极、源极之间，包括第一GaN开关管、第二GaN开关管、第一电阻、第二电阻、第三电阻、第四电阻、第五电
阻、第六电阻、第七电阻、第八电阻、第九电阻、第十电阻、第十一电阻、电容、第一电感、第二电感、第一三极管、第二三极管、第三三极管、第四三极管、第一二极管、第二二极管、第三二极管、第四二极管、第一开关管、第二开关管、第三开关管、第四开关管、第一电压源、第二电压源、第三电压源和第四电压源；其中，第一GaN开关管的漏极通过第一电感后接母线电压正极，其栅极依次通过第一电阻、第二电阻和第二二极管后接第一开关管的源极和第二开关管的漏极；第五电阻并联在第三二极管和第一电阻两端；第一开关管的漏极接第一电压源的正端，其栅极接第一控制信号；第二开关管的源极接第二电压源的负端，其栅极接第二控制信号；第一电压源的负端和第二电压源的正端接第一GaN开关管的源极、第二GaN开关管的漏极、第二电感的一端；第一三极管的集电极接第一二极管的负极，第一二极管的正极接第一开关管的源极、第二开关管的源极、第三电阻的一端、第四电阻的一端、第二三极管的发射极；第三电阻的另一端接第一三极管的基极，第一三极管的发射极接第一电阻和第二电阻的连接点，以及第二三极管的发射极；第二三极管的基极接第四电阻的另一端；
[0011]第二GaN开关管的栅极依次通过第六电阻、第七电阻和第四二极管后接第三开关管的源极和第四开关管的漏极；第十电阻并联在第三二极管和第五电阻两端；第三开关管的漏极接第三电压源的正端，其栅极接第三控制信号；第四开关管的源极接第四电压源的负端，其栅极接第四控制信号；第三电压源的负端和第四电压源的正端接第二GaN开关管的源极和母线电压负极；第三三极管的集电极接第二二极管的负极，第二二极管的正极接第三开关管的源极、第四开关管的源极、第八电阻的一端、第九电阻的一端、第四三极管的发射极；第八电阻的另一端接第三三极管的基极，第三三极管的发射极接第六电阻和第七电阻的连接点，以及第四三极管的发射极；第四三极管的基极接第九电阻的另一端；
[0012]第二电感的另一端接由电容和第十一电阻构成的并联电路从而形成输出端接GaN器件栅极。
[0013]GaN FET半桥串扰抑制电路的工作周期分为四个阶段，如图2所示，分别为：
[0014]第一阶段：第一控制信号和第四控制信号为高电平，第二控制信号和第三控制信号为低电平；
[0015]第二阶段：第一控制信号和第三控制信号为低电平，第二控制信号和第四控制信号为高电平；
[0016]第三阶段：第一控制信号和第四控制信号为低电平，第二控制信号和第三控制信号为高电平；
[0017]第四阶段：第一控制信号和第三控制信号为低电平，第二控制信号和第四控制信号为高电平。
[0018]本专利技术的有益效果为，本专利技术提供一种GaN半桥串扰抑制电路，利用有源器件实现串扰抑制，并防止因桥臂串扰导致GaN桥臂直通或器件击穿，抑制效果明显，能够很好的保证GaN器件的正确开通和关断。
附图说明
[0019]图1为本专利技术实施例中GaN半桥串扰抑制电路的结构示意图；
[0020]图2为辅助开关器的开通关断波形；
[0021]图3为辅助开关器的工作流程图；
承受正向电压而导通，因此将Q2的栅源极电压钳位在V
2L
。
[0033](3)t1‑
t2阶段：电路的等效电路图如图4(c)所示。在t1时刻，Q2开始导通，Q2的反并联二极管和Q2的沟道换流，驱动电阻R
L
两端的电压使得T
1L
的反射结正偏，T
2L
的发射结反偏。因此，T
1L
导通，T
2L
关断。但由于此时D2承受反向电压处于截止化态，因此D2和T
1L
组成的支路处于断路状态。辅助单元在此过程中不起作用。
[0034](4)t2‑
t3阶段：电路的等效电路图如图4(d)所示。在t2时刻，Q2开始关断，驱动电阻R
L
...

【技术保护点】

【技术特征摘要】
1.一种GaN FET半桥串扰抑制电路，连接于GaN同步BUCK电路的GaN器件栅极、源极之间，其特征在于，包括第一GaN开关管、第二GaN开关管、第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第六电阻、第七电阻、第八电阻、第九电阻、第十电阻、第十一电阻、电容、第一电感、第二电感、第一三极管、第二三极管、第三三极管、第四三极管、第一二极管、第二二极管、第三二极管、第四二极管、第一开关管、第二开关管、第三开关管、第四开关管、第一电压源、第二电压源、第三电压源和第四电压源；其中，第一GaN开关管的漏极通过第一电感后接母线电压正极，其栅极依次通过第一电阻、第二电阻和第二二极管后接第一开关管的源极和第二开关管的漏极；第五电阻并联在第三二极管和第一电阻两端；第一开关管的漏极接第一电压源的正端，其栅极接第一控制信号；第二开关管的源极接第二电压源的负端，其栅极接第二控制信号；第一电压源的负端和第二电压源的正端接第一GaN开关管的源极、第二GaN开关管的漏极、第二电感的一端；第一三极管的集电极接第一二极管的负极，第一二极管的正极接第一开关管的源极、第二开关管的源极、第三电阻的一端、第四电阻的一端、第二三极管的发射极；第三电阻的另一端接第一三极管的基极，第一三极管的发射极接第一电阻和第二电阻的连接点，以及第二三极管的发射极；第二三极管的基极接第四电阻的...

【专利技术属性】
技术研发人员：毕闯，王娜，洪涛，贾科林，
申请(专利权)人：成都楞次科技有限公司，
类型：发明
国别省市：