一种芯片安全测试电路及逻辑芯片制造技术

本发明专利技术公开一种芯片安全测试电路及逻辑芯片，该芯片安全测试电路包括设置于芯片上的允许测试管脚；测试管控模块，被配置为根据所述允许测试管脚的输入信号来控制输出的允许测试信号的输出状态，且仅当所述芯片经历全局复位后将输出的允许测试信号转换为有效状态；测试模式控制模块，被配置当所述测试管控模块输出的允许测试信号为有效状态时，根据所述芯片的测试模式接口的输入信号来控制所述芯片的进入测试模式，且仅在所述芯片经历全局复位时控制所述芯片退出测试模式。本发明专利技术通过设置一个允许测试管脚，在每次上电复位时选择测试模式和正常工作模式，避免了敏感数据在测试和正常工作两个模式之间的传递，从而达到信息安全的目标。全的目标。全的目标。

A chip safety test circuit and logic chip

【技术实现步骤摘要】
一种芯片安全测试电路及逻辑芯片


[0001]本专利技术涉及芯片安全测试
，特别涉及一种芯片安全测试电路及逻辑芯片。

技术介绍

[0002]数字逻辑芯片除了正常工作时的功能模式(正常工作模式)，通常还具有用于上产阶段筛选不良品或分析产品故障的测试模式。该模式下，芯片内部的寄存器和逻辑单元会以另外一种方式工作，使芯片内部的寄存器能够最大限度地通过芯片管脚观测状态或者施加控制。
[0003]对于工作模式下用于存储敏感信息(如密钥等)的寄存器，如果测试模式被不合理地加以利用则可能成为一种攻击手段，进而威胁信息安全。例如正常工作模式下，若敏感信息已经加载到寄存器，若此时芯片进入测试模式，且进入后加载有敏感信息的寄存器仍然保持其状态，则攻击者可以通过扫描移位，从芯片管脚获取敏感信息。又例如，若芯片从测试模式返回正常工作模式时寄存器保持其状态，则攻击者就存在机会将虚假的信息注入用于加载敏感信息的寄存器，从而操控芯片的信息安全资源。
[0004]目前可通过将存储秘密信息的电路排除在扫描测试之外，或利用熔丝永久性禁止测试来避免芯片处于测试模式时敏感数据被探测到，前者的缺点是测试覆盖率下降，而后者的缺点是设计复杂，扫描测试模式进入过程耗时长，增加扫描测试成本。

技术实现思路

[0005]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种芯片安全测试电路及逻辑芯片，用于解决现有技术中的数字逻辑芯片安全测试时测试覆盖率下降或者设计复杂，扫描测试模式进入过程耗时长，增加扫描测试成本的技术问题。/>[0006]为实现上述目的及其他相关目的，本专利技术提供一种芯片安全测试电路，包括：
[0007]允许测试管脚，设置于所述芯片上；
[0008]测试管控模块，与所述允许测试管脚耦接，所述测试管控模块被配置为根据所述允许测试管脚的输入信号来控制所述测试管控模块输出的允许测试信号的输出状态，且仅当所述芯片经历全局复位后所述测试管控模块输出的允许测试信号为有效状态；
[0009]测试模式控制模块，所述测试模式控制模块与所述测试管控模块的输出端及所述芯片的测试模式接口耦接，所述测试模式控制模块被配置当所述测试管控模块输出的允许测试信号为有效状态时，根据所述芯片的测试模式接口的输入信号来控制所述芯片的进入测试模式，且仅在所述芯片经历全局复位时控制所述芯片退出测试模式。
[0010]在一可选实施例中，所述芯片安全测试电路还包括第一阻止装置，设置于所述芯片的熔丝和熔丝加载寄存器之间，并与所述测试管控模块耦接，所述第一阻止装置被配置为仅当所述测试管控模块输出的允许测试信号为无效状态时，允许所述熔丝中存储的数据加载到所述熔丝加载寄存器中。
[0011]在一可选实施例中，所述芯片安全测试电路还包括第二阻止装置，设置于所述芯片的总线和敏感数据存储单元之间，并与所述测试管控模块耦接，所述第二阻止装置被配置为仅当所述测试管控模块输出的允许测试信号为无效状态时，允许所述总线向所述敏感数据存储单元存储数据。
[0012]在一可选实施例中，所述测试模式控制模块还被配置为当发生任何预设的禁止测试模式的事件时，使所述测试模式控制模块输出的允许测试信号转换为无效状态，以禁止所述芯片进入测试模式；其中，所述预设的禁止测试模式的事件包括所述允许测试管脚的输入状态为禁止测试，任何所述允许测试管脚上的电压跳变，熔丝加载值中出现禁止测试，和软件通过寄存器接口禁止测试。
[0013]在一可选实施例中，所述芯片的熔丝中在敏感信息之前设置有锁定位和禁止测试位，并且所述锁定位位于所述禁止测试位之前。
[0014]在一可选实施例中，所述测试模式控制模块包括用于检测所述允许测试管脚上的电压跳变的检测电路。
[0015]在一可选实施例中，所述测试模式控制模块包括用于检测所述允许测试管脚的输入信号上升沿、下降沿和低电平的检测电路。
[0016]在一可选实施例中，所述测试模式控制模块包括用于检测所述允许测试管脚的输入信号上升沿、下降沿和高电平的检测电路。
[0017]在一可选实施例中，所述测试模式控制模块包括第一逻辑与门，逻辑或门，第二逻辑与门及D触发器；
[0018]所述第一逻辑与门的第一输入端与所述测试模式接口连接，所述第一逻辑与门的第二输入端与所述测试管控模块的输出端连接，所述第一逻辑与门的输出端与所述逻辑或门的第一输入端连接；
[0019]所述逻辑或门的输出端与所述D触发器的数据输入端连接，所述逻辑或门的第二输入端与所述D触发器的第一数据输出端连接；
[0020]所述第二逻辑与门的一输入端与测试时钟连接，所述第二逻辑与门的第二输入端与所述D触发器的第二数据输出端连接，所述第二逻辑与门的输出端与所述D触发器的时钟输入端连接；
[0021]所述D触发器的复位输入端与复位信号连接，所述D触发器的第一数据输出端用于输出测试模式信号。
[0022]为实现上述目的及其他相关目的，本专利技术还提供一种芯片，所述芯片采用上述的芯片安全测试电路。
[0023]本专利技术的芯片安全测试电路由允许测试管脚，测试管控模块及测试模式控制模块构成，所述测试管控模块被配置为根据所述允许测试管脚的输入信号来控制所述测试管控模块输出的允许测试信号的输出状态，且仅当所述芯片经历全局复位后所述测试管控模块输出的允许测试信号为有效状态；所述测试模式控制模块与所述测试管控模块的输出端及所述芯片的测试模式接口耦接，所述测试模式控制模块被配置当所述测试管控模块输出的允许测试信号为有效状态时，根据所述芯片的测试模式接口的输入信号来控制所述芯片的进入测试模式，且仅在所述芯片经历全局复位时控制所述芯片退出测试模式通过在芯片上设置允许测试管脚。通过设置允许测试管脚，在每次上电复位时选择测试模式和正常工作
模式，避免了敏感数据在测试和正常工作两个模式之间的传递，从而达到信息安全的目标。
[0024]本专利技术的芯片安全测试电路，通过在熔丝加载路径和敏感数据存储的加载路径上设置阻止装置，该阻止装置仅在允许测试信号变为无效状态时允许数据通过，从而可以确保芯片在允许测试的情况下，阻止敏感数据进入有风险的寄存器。
[0025]本专利技术的芯片安全测试电路，测试管控模块采用冗余及容错设计，能够检测允许测试管脚在全局复位后的状态改变，若发生改变即视为非法，禁止测试。
[0026]本专利技术的芯片安全测试电路，通过在所述芯片的熔丝中在密钥等敏感信息之前设置锁定位和禁止测试位，并将所述锁定位设置于所述禁止测试位之前，该锁定位可以禁止熔丝加载寄存器中的禁止测试位被软件修改，但是不影响熔丝加载；并且由于禁止测试位于密钥等敏感信息之前，芯片的测试模式会先于密钥等敏感信息加载到熔丝加载寄存器中而被禁止，从而避免密钥等敏感信息通过测试模式泄露。
附图说明
[0027]图1显示为本专利技术的具有芯片安全测试电路的逻辑芯片结构框图。
[0028]图2显示为本专利技术的测试管控模块的框图。
[0029]图3显示为本专利技术本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种芯片安全测试电路，其特征在于，包括：允许测试管脚，设置于所述芯片上；测试管控模块，与所述允许测试管脚耦接，所述测试管控模块被配置为根据所述允许测试管脚的输入信号来控制所述测试管控模块输出的允许测试信号的输出状态，且仅当所述芯片经历全局复位后所述测试管控模块输出的允许测试信号为有效状态；测试模式控制模块，所述测试模式控制模块与所述测试管控模块的输出端及所述芯片的测试模式接口耦接，所述测试模式控制模块被配置当所述测试管控模块输出的允许测试信号为有效状态时，根据所述芯片的测试模式接口的输入信号来控制所述芯片的进入测试模式，且仅在所述芯片经历全局复位时控制所述芯片退出测试模式。2.根据权利要求1所述的芯片安全测试电路，其特征在于，所述芯片安全测试电路还包括第一阻止装置，设置于所述芯片的熔丝和熔丝加载寄存器之间，并与所述测试管控模块耦接，所述第一阻止装置被配置为仅当所述测试管控模块输出的允许测试信号为无效状态时，允许所述熔丝中存储的数据加载到所述熔丝加载寄存器中。3.根据权利要求1所述的芯片安全测试电路，其特征在于，所述芯片安全测试电路还包括第二阻止装置，设置于所述芯片的总线和敏感数据存储单元之间，并与所述测试管控模块耦接，所述第二阻止装置被配置为仅当所述测试管控模块输出的允许测试信号为无效状态时，允许所述总线向所述敏感数据存储单元存储数据。4.根据权利要求1所述的芯片安全测试电路，其特征在于，所述测试模式控制模块还被配置为当发生任何预设的禁止测试模式的事件时，使所述测试模式控制模块输出的允许测试信号转换为无效状态，以禁止所述芯片进入测试模式；其中，所述预设的禁止测试模式的事件包括所述允许测试管脚的输入状态为禁止测试，任何所述允许测...

【专利技术属性】
技术研发人员：鲍立，朱永峰，
申请(专利权)人：上海先楫半导体科技有限公司，
类型：发明
国别省市：