一种先通孔双镶嵌的制作方法技术

本申请涉及半导体制造领域，具体涉及一种先通孔双镶嵌方法，包括以下步骤：在半导体衬底的介质层内形成通孔；共形沉积一层薄的底部抗反射层；沉积旋涂硬掩模层以填充所述通孔；执行光刻、刻蚀工艺，以在所述通孔的上方形成与通孔连通的沟槽；在所述通孔以及所述沟槽内填充金属层。本申请中的先通孔双镶嵌方法通过在以旋涂硬掩模等掩模保护材料填充通孔之前，先共形沉积了一层薄的底部抗反射涂层，从而能够更好地对通孔进行填充而避免后续旋涂硬掩模层填充时出现的缺陷，同时能防止下方发生过刻蚀而导致的性能不良。刻蚀而导致的性能不良。刻蚀而导致的性能不良。

A fabrication method of first through hole double inlay

【技术实现步骤摘要】
一种先通孔双镶嵌的制作方法


[0001]本申请涉及半导体制造领域，具体涉及一种先通孔双镶嵌方法。

技术介绍

[0002]半导体制造工艺上频繁使用双镶嵌工艺(也称双大马士革工艺)来形成通孔和沟槽，然后将Cu、W、Si进行一次沉积形成，然后再进行一次平坦化处理工艺，可以根据先进行哪个工艺，来区分是通孔先刻蚀还是沟槽先刻蚀，目前多采用通孔先刻蚀的双镶嵌工艺。
[0003]在通孔先刻蚀的工艺过程中，先形成通孔，然后在通孔中填充有机物质(例如旋涂硬掩模组合物)以保护通孔，随后，如图1a所示形成沟槽图案，接下来如图1b所示再刻蚀形成沟槽，随后如图1c所示在通孔和沟槽中沉积填充金属材料并随后平坦化表面。
[0004]但是上述先通孔双镶嵌工艺在先形成的通孔中填充有机保护物质的时候，常常并不能均匀密实的形成填充层，而容易产生空洞缺陷(Void)，而这些缺陷在后续刻蚀形成沟槽时，就难以有效的发挥硬掩模的作用而对层间介质层和通孔形成良好的保护，从而在缺陷附近产生过刻蚀(Over Etch)，进而引起通孔的形貌变形，并进而诱发产品的电学性能不良。

技术实现思路

[0005]本申请至少在一定程度上解决相关技术中的上述技术问题。为此，本申请提出一种先通孔双镶嵌方法，以解决上述至少一个技术问题。
[0006]为了实现上述目的，本申请提供了一种先通孔双镶嵌方法，包括以下步骤：
[0007]在半导体衬底的介质层内形成通孔；
[0008]共形沉积一层薄的底部抗反射层；
[0009]沉积旋涂硬掩模层以填充所述通孔；
[0010]在所述通孔的上方形成与通孔连通的沟槽；
[0011]在所述通孔以及所述沟槽内填充金属层。
[0012]本申请中的先通孔双镶嵌方法通过在以旋涂硬掩模等掩模保护材料填充通孔之前，先共形沉积了一层薄的底部抗反射涂层，从而能够更好地对通孔进行填充而避免后续旋涂硬掩模层填充时出现的缺陷，同时能防止下方发生过刻蚀而导致的性能不良。
附图说明
[0013]通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本申请的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
[0014]图1a
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图1c示出了现有技术中先通孔双镶嵌工艺的结构示意图；
[0015]图2a
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图2f示出了本申请中先通孔双镶嵌工艺的结构示意图。
具体实施方式
[0016]以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
[0017]在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/ 层。
[0018]在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/ 元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/ 元件可以位于该另一层/元件“下”。
[0019]请参考图2a至图2f，本专利技术的实施例提供一种先通孔双镶嵌方法，具体可以包括以下步骤：
[0020]如图2a所示，提供一半导体衬底10，所述半导体衬底10内形成有导电层 11，且该半导体衬底10上由下至上依次形成第一刻蚀停止层12、层间介质层 13、第一旋涂硬掩模层14以及第二刻蚀停止层15。
[0021]具体地，半导体衬底10可以包括任何公知的基于硅的半导体材料，其包含硅、硅
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锗、绝缘体上硅、或蓝宝石上硅衬底。可选地，半导体衬底10可以包括在非基于硅的半导体材料上形成的硅层，该非基于硅的半导体材料，例如，砷化镓、锗、氮化镓、或铝
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磷。在某些实施例中，半导体衬底10是掺杂的或未掺杂的硅衬底。导电层11例如是包括铜导电层；第一刻蚀停止层12、第二刻蚀停止层16的材料例如是氮氧化硅(SiON)；层间介质层13材料可以是氧化物等低k或者超低k材料，例如正硅酸乙酯(TEOS)；第一旋涂硬掩模层 14材料例如是旋涂硬掩模组合物(SOH)。上述各层的形成例如可以采用常规的化学气相沉积工艺等。
[0022]接着，可以在第二刻蚀停止层上由下至上涂布第一底部抗反射层(BottomAnti Reflective Coating，BARC)16和第一光刻胶层17，并随后图案化处理第一光刻胶层17，形成第一光刻胶图案，值得一提的是，第一光刻胶图案的开口的位置和形状与待形成的通孔的位置和形状对应，图案化处理可以采用常规的光刻工艺。
[0023]接着，请参照图2b，可以以第一光刻胶图案为掩模，自上而下进行刻蚀，直至暴露第一刻蚀停止层12，并随后去除第一旋涂硬掩模层14、第二刻蚀停止层15、第一底部抗反射层16以及第一光刻胶层17，以形成通孔18。刻蚀可以采用常规的干法刻蚀工艺等，如各向异性干法刻蚀，刻蚀介质例如是选用CF4、 CHF3、Ar，以及少量的C4F8和O2的混合气体；去除第一旋涂硬掩模层14、第二刻蚀停止层15、第一底部抗反射层16以及第一光刻胶层17，例如可以采用灰化等工艺。
[0024]接着，请参照图2c，可以在层间介质层13的表面以及通孔18内共形 (Conformal)地沉积一层薄的第二底部抗反射层19，具体地，在本实施例中，第二底部抗反射层19的厚度优选为并且第二底部抗反射层19的材料优选为有机聚合物。本申请在填充第二旋涂硬掩模层之前先共形沉积了一层底部抗反射层，从而能够更好地对通孔进行填充而避免
后续第二旋涂硬掩模层填充时出现的缺陷，同时能防止下方发生过刻蚀而导致的性能不良。该第二底部抗反射层后续也可以很方便地被一起灰化去除。
[0025]接着，请参照图2d，可以沉积第二旋涂硬掩模层20以填充通孔18并覆盖第二底部抗反射层19的表面，并随后在第二旋涂硬掩模层20的表面依次沉积第三刻蚀停止层21、第三底部抗反射层22和第二光刻胶层23。第二旋涂硬掩模层20材料例如是旋涂硬掩模组合物(SOH)；第三刻蚀停止层21的材料例如是氮氧化硅(SiON)。
[0026]接着，可以图案化处理第二光刻胶层23，形成第二光刻胶图案；值得一提的是，第二光刻胶图案的开口的位置和形状与待形成的沟槽的位置和形状对应，通孔18位于第二光刻胶图案的开口内；图案化处理可以采用常规的光刻工艺。
[0027]接着，请参照图2e，可以向下进行刻蚀以形成沟槽24，并可以随后去除第本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种先通孔双镶嵌方法，包括以下步骤：在半导体衬底的介质层内形成通孔；共形沉积一层薄的底部抗反射层；沉积旋涂硬掩模层以填充所述通孔；在所述通孔的上方形成与通孔连通的沟槽；在所述通孔以及所述沟槽内填充金属层。2.根据权利要求1所述的先通孔双镶嵌方法，其特征在于，所述底部抗反射层选用有机聚合物。3.根据权利要求1所述的先通孔双镶嵌方法，其特征在于，所述底部抗反射涂层的厚度为4.根据权利要求1
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3任意一项所述的先通孔双镶嵌方法，其特征在于，所述形成通孔具体包括，在半导体衬底的介质层上依次形成旋涂硬掩模层、刻蚀停止层、底部抗反射层和光刻胶层；执行光刻、刻蚀工艺以在介质层内形成通孔。5.根据权利要求1
...

【专利技术属性】
技术研发人员：南兑浩，李大烨，贺晓彬，杨涛，丁明正，刘强，
申请(专利权)人：真芯北京半导体有限责任公司，
类型：发明
国别省市：