像素电路及显示面板制造技术

本申请公开了一种像素电路及显示面板，该像素电路包括驱动晶体管、存储电容、第一晶体管以及第二晶体管，通过配置第一晶体管为双栅双沟道型薄膜晶体管，使得数据信号通过第一晶体管、存储电容对驱动晶体管的源极进行补偿时，可以在短的时间内快速提高驱动晶体管的源极电位至预设电位。极电位至预设电位。极电位至预设电位。

Pixel circuit and display panel

【技术实现步骤摘要】
像素电路及显示面板


[0001]本申请涉及显示
，具体涉及一种像素电路及显示面板。

技术介绍

[0002]主动发光型显示面板由于具有高亮度、高效率、宽色域等显著特点，使其在显示领域具有很好的应用前景，而随着显示面板的尺寸增大和/或刷新频率的提高，显示面板中的像素电路工作于每帧的时间也在随之缩短，进而对像素电路中驱动晶体管的阈值电压的补偿时间也随之缩短，因此，在更短的时间内，难以补偿驱动晶体管的源极电位至预设电位，这会影响补偿效果。
[0003]需要注意的是，上述关于
技术介绍
的介绍仅仅是为了便于清楚、完整地理解本申请的技术方案。因此，不能仅仅由于其出现在本申请的
技术介绍
中，而认为上述所涉及到的技术方案为本领域所属技术人员所公知。

技术实现思路

[0004]本申请提供一种像素电路及显示面板，以缓解驱动晶体管的源极电位在每帧中被补偿的时间较短难以达到预设电位的技术问题。
[0005]第一方面，本申请提供一种像素电路，其包括驱动晶体管、存储电容、第一晶体管、第二晶体管以及发光器件，驱动晶体管的漏极与正电源线电性连接；存储电容的一端与驱动晶体管的第一栅极电性连接，存储电容的另一端与驱动晶体管的源极电性连接；第一晶体管的第一极与存储电容的一端电性连接，第一晶体管的第一栅极与第一晶体管的第二栅极、扫描线电性连接，第一晶体管的第二极与数据线电性连接，且第一晶体管为双沟道型薄膜晶体管；第二晶体管的第一极与驱动晶体管的源极电性连接，第二晶体管的第一栅极与初始控制线电性连接，第二晶体管的第二极与出书电压线电性连接；发光器件的阳极与驱动晶体管的源极电性连接，发光器件的阴极与负电源线电性连接。
[0006]在其中一些实施方式中，第二晶体管的第二栅极与第二晶体管的第一栅极电性连接，且第二晶体管为双沟道型薄膜晶体管。
[0007]在其中一些实施方式中，驱动晶体管的第二栅极与驱动晶体管的第一栅极电性连接，且驱动晶体管为双沟道型薄膜晶体管。
[0008]在其中一些实施方式中，像素电路还包括第三晶体管、第一电容以及发光器件，第三晶体管的第一极与正电源线电性连接，第三晶体管的第一栅极与第三晶体管的第二栅极、发光控制线电性连接，第三晶体管的第二极与驱动晶体管的漏极电性连接，且第三晶体管为双沟道型薄膜晶体管；第一电容的一端与驱动晶体管的源极电性连接，第一电容的另一端与第三晶体管的第一极电性连接。
[0009]在其中一些实施方式中，在像素电路的初始化阶段中，第一晶体管、第二晶体管均处于导通状态，数据信号具有第一电位、第二电位，第一电位小于第二电位，数据信号的电位在初始化阶段中为第一电位。
[0010]在其中一些实施方式中，在像素电路的补偿阶段中，第一晶体管处于导通状态，第二晶体管处于截止状态，数据信号的电位在补偿阶段中为第一电位。
[0011]在其中一些实施方式中，在像素电路的写入阶段中，第一晶体管处于导通状态，第二晶体管、第三晶体管以及驱动晶体管处于截止状态，数据信号的电位在写入阶段中为第二电位。
[0012]在其中一些实施方式中，在像素电路的发光阶段中，第三晶体管、驱动晶体管均处于导通状态，第一晶体管、第二晶体管均处于截止状态。
[0013]在其中一些实施方式中，补偿阶段的持续时长大于初始化阶段的持续时长或者写入阶段的持续时长。
[0014]在其中一些实施方式中，双沟道型薄膜晶体管的沟道材料至少包括金属氧化物。
[0015]第二方面，本申请提供一种显示面板，其包括上述至少一实施方式中的像素电路，至少一个像素电路阵列分布于显示面板的显示区。
[0016]本申请提供的像素电路及显示面板，通过配置第一晶体管为双栅双沟道型薄膜晶体管，提高了第一晶体管的迁移率，使得数据信号通过第一晶体管、存储电容对驱动晶体管的源极进行补偿时，可以在尽可能短的时间内以尽可能快的速度提高驱动晶体管的源极电位至预设电位.
[0017]又，通过配置第二晶体管为双栅双沟道型薄膜晶体管，提高了第二晶体管的迁移率，缩短了像素电路所需的初始化时间，可以将节省出来的初始化时间用于补偿驱动晶体管的源极电位，以增加对驱动晶体管的源极的补偿时间，能够进一步确保补偿过程可以提高驱动晶体管的源极电位至预设电位。
附图说明
[0018]下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
[0019]图1为相关技术中像素电路的结构示意图。
[0020]图2为图1所示像素电路的时序示意图。
[0021]图3为本申请实施例提供的像素电路的结构示意图。
[0022]图4为图3所示像素电路的时序示意图。
[0023]图5为图3所示像素电路工作于初始化阶段的状态示意图。
[0024]图6为图3所示像素电路工作于补偿阶段的状态示意图。
[0025]图7为图3所示像素电路工作于写入阶段的状态示意图。
[0026]图8为图3所示像素电路工作于发光阶段的状态示意图。
具体实施方式
[0027]下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0028]如图1所示的像素电路为2T1C结构，其包括发光器件D1、存储电容Cst、第一晶体管
T3以及驱动晶体管T2，发光器件D1的阳极接入电源正信号VDD，发光器件D1的阴极与驱动晶体管T2的漏极电性连接，驱动晶体管T2的源极与存储电容Cst的一端电性连接并接入电源负信号VSS，驱动晶体管T2的栅极与存储电容Cst的另一端、第一晶体管T3的第一极电性连接，第一晶体管T3的栅极接入信号WR，第一晶体管T3的第二极接入数据信号Data。
[0029]上述像素电路中流经发光器件D1的发光电流ILED＝1/2K(V
GS
‑
Vth)2，其中，K为常数，V
GS
为VG与VS的差值，VG为驱动晶体管T2的栅极电位，VS为驱动晶体管T2的源极电位，Vth为驱动晶体管T2的阈值电压。而由于制备工艺的限制，整个显示面板各个像素电路之间的初始阈值电压会存在差异，而且在长时间加温和加压的条件下，驱动晶体管的阈值电压也容易产生偏差，进而影响经过发光器件D1的电流，导致显示面板的均一性不佳。为改善阈值电压不同的问题，提出了外部补偿和内部补偿方案，而内部补偿由于可实时补偿的优点而得到广泛应用。
[0030]图2所示为图1中像素电路的时序示意图，在一帧(Frame)中，信号WR的上升沿与数据信号Data的上升沿之间的时间差为t1，信号WR的下降沿与数据信号Data的下降沿之间的时间差为t1，而数据信号Data的脉冲持续时间t2＝1/f/row，其中，row为显示面板中像素电路或者像素的行数；f为显示面板本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种像素电路，其特征在于，包括：驱动晶体管，所述驱动晶体管的漏极与正电源线电性连接；存储电容，所述存储电容的一端与所述驱动晶体管的第一栅极电性连接，所述存储电容的另一端与所述驱动晶体管的源极电性连接；第一晶体管，所述第一晶体管的第一极与所述存储电容的一端电性连接，所述第一晶体管的第一栅极与所述第一晶体管的第二栅极、扫描线电性连接，所述第一晶体管的源极与数据线电性连接，且所述第一晶体管为双沟道型薄膜晶体管；第二晶体管，所述第二晶体管的第一极与所述驱动晶体管的源极电性连接，所述第二晶体管的第一栅极与初始控制线电性连接，所述第二晶体管的第二极与初始电压线电性连接；以及发光器件，所述发光器件的阳极与所述驱动晶体管的源极电性连接，所述发光器件的阴极与负电源线电性连接。2.根据权利要求1所述的像素电路，其特征在于，所述第二晶体管的第二栅极与所述第二晶体管的第一栅极电性连接，且所述第二晶体管为双沟道型薄膜晶体管。3.根据权利要求2所述的像素电路，其特征在于，所述驱动晶体管的第二栅极与所述驱动晶体管的第一栅极电性连接，且所述驱动晶体管为双沟道型薄膜晶体管。4.根据权利要求3所述的像素电路，其特征在于，所述像素电路还包括：第三晶体管，所述第三晶体管的第一极与所述正电源线电性连接，所述第三晶体管的第一栅极与所述第三晶体管的第二栅极、发光控制线电性连接，所述第三晶体管的第二极与所述驱动晶体管的漏极电性连接，且所述第三晶体管为双沟道型薄膜晶体管；和第一电容，所述第一电容的一端...

【专利技术属性】
技术研发人员：金爽，
申请(专利权)人：深圳市华星光电半导体显示技术有限公司，
类型：发明
国别省市：