一种基于DSP的三通道采集处理板制造技术

本实用新型专利技术公开了一种基于DSP的三通道采集处理板，包括FPGA芯片、ADC芯片、DSP芯片、时钟、FLASH模块、DDR模块、时钟分配模块、宽带电源模块、电气接口和开关。该基于DSP的三通道采集处理板，具有单通道扫描功能，直接输出频谱输出，实现单个通道的快速扫描，扫描速度不低于50G/S；具有单次16位宽度IQ数据输出功能，板卡的IQ数据分别为16BIT，单通道IQ数据支持最大带宽为40M，最大点数4096点；具有双通道测向功能，具备双通道测向功能，同时实现天线控制，输出相位信息；具备SPI接收机控制功能，板卡提供1路独立功能SPI接口，可以实现对接收机的控制，3个通道合并一个接口；具备16路TTL扩展单路控制功能，板卡扩展16路控制接口，支持对天线控制以及开关的控制。线控制以及开关的控制。线控制以及开关的控制。

A three channel acquisition and processing board based on DSP

【技术实现步骤摘要】
一种基于DSP的三通道采集处理板


[0001]本技术涉及采集处理板相关
，具体为一种基于DSP的三通道采集处理板。

技术介绍

[0002]三通道采集处理板是一种具有三通道的中频信号采集处理板，板载高性能处理运算单元，对外提供1G网络接口，是可以满足实时信号处理，高速数据传输的中频处理板。
[0003]但是现有的采集处理板扫描的速度较低，且不具有双通道测向功能，并且不具备SPI接收机控制功能，因此，我们提出一种基于DSP的三通道采集处理板，以便于解决上述中提出的问题。

技术实现思路

[0004]本技术的目的在于提供一种基于DSP的三通道采集处理板，以解决上述
技术介绍
中提出的大多数采集处理板扫描的速度较低，且不具有双通道测向功能，并且不具备SPI接收机控制功能的问题。
[0005]为实现上述目的，本技术提供如下技术方案：一种基于DSP的三通道采集处理板，包括FPGA芯片、ADC芯片、DSP芯片、时钟、FLASH模块、DDR 模块、时钟分配模块、宽带电源模块、电气接口和开关，所述FPGA芯片上连接有ADC芯片、时钟分配模块、SPI天线和天线控制IO，所述FPGA芯片与DSP 芯片相连接，且DSP芯片上连接有DDR模块、FLASH模块和以太网模块，所述 FPGA芯片采用XC7K410T
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2FFG900I，所述DSP芯片采用TMS320C6678ACYPA。
[0006]优选的，所述ADC芯片设置有3片分别为ADC1芯片、ADC2芯片和ADC3 芯片，且ADC芯片与模拟IF接口相连接，并且ADC芯片采用AD9265BCPZ
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125，其中，采样率为125MPS，分辨率为16Bit。
[0007]优选的，所述SPI天线设置有3路，且SPI天线的接口为1路3线接口。
[0008]优选的，所述电气接口包括中频信号接口、外部时钟输入接口、电源接口、16路TTL扩展接口、1路SPI控制接和1000M以太网接口，其中，中频信号接口为3路SMA/50Ω，外部时钟输入接口为2路SMA/50Ω，电源接口为普通DC电源座。
[0009]优选的，所述开关包括上电/断电开关、FPGA_PROG_B按钮和PS上电复位、系统复位按钮。
[0010]优选的，所述时钟分为系统时钟、用户时钟和PS时钟，其中：
[0011]系统时钟由200MHzLVDS振荡器提供时钟源，且该时钟源连接到XC7Z030 的位于PL上的MRCC管脚，频率抖动为50ppm；
[0012]用户时钟为可编程低抖动3.3VLVDS差分振荡器，且连接到PL的MRCC管脚，上电默认时钟频率为156.250MHz，用户可通过I2C接口修改时钟频率，频率抖动为50ppm；
[0013]PS时钟由1.8VLVCMOS单端固定33.33333MHz振荡器提供，该时钟连接到 PS上的PS_clk管脚频率抖动为50ppm。
[0014]与现有技术相比，本技术的有益效果是：该基于DSP的三通道采集处理板：
[0015]1.具有单通道扫描功能，直接输出频谱输出，实现单个通道的快速扫描，扫描速度不低于50G/S；
[0016]2.具有单次16位宽度IQ数据输出功能，板卡的IQ数据分别为16BIT，单通道IQ数据支持最大带宽为40M，最大点数4096点；
[0017]3.具有双通道测向功能，具备双通道测向功能，同时实现天线控制，输出相位信息；
[0018]4.具备SPI接收机控制功能，板卡提供1路独立功能SPI接口，可以实现对接收机的控制，3个通道合并一个接口；
[0019]5.具备16路TTL扩展单路控制功能，板卡扩展16路控制接口，支持对天线控制以及开关的控制。
附图说明
[0020]图1为本技术系统示意图；
[0021]图2为本技术模块布局示意图；
[0022]图3为本技术电气接口分布示意图。
[0023]图中：1、中频信号接口；2、外部时钟输入接口；3、电源接口；4、16 路TTL扩展接口；5、1路SPI控制接；6、1000M以太网接口。
具体实施方式
[0024]下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例，基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
[0025]请参阅图1
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3，本技术提供一种技术方案：一种基于DSP的三通道采集处理板，包括FPGA芯片、ADC芯片、DSP芯片、时钟、FLASH模块、DDR模块、时钟分配模块、宽带电源模块、电气接口和开关，FPGA芯片上连接有ADC 芯片、时钟分配模块、SPI天线和天线控制IO，FPGA芯片与DSP芯片相连接，且DSP芯片上连接有DDR模块、FLASH模块和以太网模块，FPGA芯片采用 XC7K410T
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2FFG900I，DSP芯片采用TMS320C6678ACYPA。
[0026]更进一步的，ADC芯片设置有3片分别为ADC1芯片、ADC2芯片和ADC3 芯片，且ADC芯片与模拟IF接口相连接，并且ADC芯片采用AD9265BCPZ
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125，其中，采样率为125MPS，分辨率为16Bit。
[0027]更进一步的，SPI天线设置有3路，且SPI天线的接口为1路3线接口。
[0028]更进一步的，电气接口包括中频信号接口1、外部时钟输入接口2、电源接口3、16路TTL扩展接口4、1路SPI控制接5和1000M以太网接口6，其中，中频信号接口1为3路SMA/50Ω，外部时钟输入接口2为2路SMA/50Ω，电源接口3为普通DC电源座。
[0029]更进一步的，开关包括上电/断电开关、FPGA_PROG_B按钮和PS上电复位、系统复位按钮。
[0030]更进一步的，时钟分为系统时钟、用户时钟和PS时钟，其中：
[0031]系统时钟由200MHzLVDS振荡器提供时钟源，且该时钟源连接到XC7Z030 的位于PL上的MRCC管脚，频率抖动为50ppm；
[0032]用户时钟为可编程低抖动3.3VLVDS差分振荡器，且连接到PL的MRCC管脚，上电默认时钟频率为156.250MHz，用户可通过I2C接口修改时钟频率，频率抖动为50ppm；
[0033]PS时钟由1.8VLVCMOS单端固定33.33333MHz振荡器提供，该时钟连接到 PS上的PS_clk管脚频率抖动为50ppm。
[0034]尽管参照前述实施例对本技术进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换，凡在本技术的精神和原则之内，所作的任何修改本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于DSP的三通道采集处理板，包括FPGA芯片、ADC芯片、DSP芯片、时钟、FLASH模块、DDR模块、时钟分配模块、宽带电源模块、电气接口和开关，其特征在于：所述FPGA芯片上连接有ADC芯片、时钟分配模块、SPI天线和天线控制IO，所述FPGA芯片与DSP芯片相连接，且DSP芯片上连接有DDR模块、FLASH模块和以太网模块，所述FPGA芯片采用XC7K410T
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2FFG900I，所述DSP芯片采用TMS320C6678ACYPA。2.根据权利要求1所述的一种基于DSP的三通道采集处理板，其特征在于：所述ADC芯片设置有3片分别为ADC1芯片、ADC2芯片和ADC3芯片，且ADC芯片与模拟IF接口相连接，并且ADC芯片采用AD9265BCPZ
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125，其中，采样率为125MPS，分辨率为16Bit。3.根据权利要求1所述的一种基于DSP的三通道采集处理板，其特征在于：所述SPI天线设置有3路，且SPI天线的接口为1路3线接口。4.根据权利要求1所述的一种基于DSP的三通道采集处理板，其特征在于：所述电气...

【专利技术属性】
技术研发人员：程云柯，盖武，陈予诺，
申请(专利权)人：成都瑞耐博科技有限公司，
类型：新型
国别省市：