静电释放钳位电路及多点同步释放静电的方法技术

本公开的实施例提供了静电释放钳位电路及多点同步释放静电方法。本公开的实施例所提供的电路连接于电源和地之间，所述电源具有至少两个连接端，包括：电压采样模块，被配置为在所述至少两个连接端中的第一连接端处接收所述电源电压，用以向第一节点提供第一控制电压；驱动模块，驱动放电模块工作；第一放电模块，释放所述第一连接端的静电电荷至所述地；第二放电模块，释放所述至少两个连接端中除所述第一连接端之外的至少一部分连接端的静电电荷至所述地，从而满足超大规模芯片中，通过一个静电释放钳位电路同步释放不同位置的静电的需求，提升静电释放钳位电路的可靠性及芯片的ESD防护能力。片的ESD防护能力。片的ESD防护能力。

Electrostatic discharge clamping circuit and multi-point synchronous electrostatic discharge method

【技术实现步骤摘要】
静电释放钳位电路及多点同步释放静电的方法


[0001]本公开涉及集成电路设计
，更具体地，涉及静电释放钳位电路、芯片、多芯片封装、多芯片系统及多点同步释放静电的方法。

技术介绍

[0002]随着芯片制造工艺水平的提升，芯片的规模越来越大，对芯片尺寸的要求越来越高，需要在更小的硅衬底表面区域内实现更高的集成度，对器件耐压也越来越低，这些都对静电释放(Electro
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Static Discharge,ESD)电路的ESD防护能力提出了更高的要求。
[0003]同时，随着现代集成电路技术的发展，为了满足各种应用需求，多个大规模、超大规模集成电路裸片(Die)封装在一个封装基板的情况越来越多，形成多芯片封装(Multi
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Chip
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Package，MCP)系统。包含多芯片封装系统的MCP芯片非常容易发生ESD事件，为保证超大规模芯片的ESD防护能力，目前广泛采用在芯片中放置一个或多个钳位电路的方式，放置一个钳位电路难以满足芯片中不同位置的静电的释放需求，但是在芯片不同位置放置多个钳位电路时，由于钳位电路彼此之间相距较远以及不同位置钳位电路的寄生网络的差异，钳位电路之间无法有效协同工作，经常出现部分钳位电路先被导通进行静电释放，部分钳位电路没能够及时导通，导致钳位电路烧毁，影响芯片的ESD性能。
[0004]因此，需要一种静电释放钳位电路及多点同步释放静电方法，满足超大规模芯片中不同位置的同步释放静电需求，提升静电释放钳位电路的静电释放能力和可靠性，以及芯片的ESD防护能力。

技术实现思路

[0005]为了解决上述问题，本公开提供了一种静电释放钳位电路及多点同步释放静电方法，通过位于电源的一个连接端附近的静电释放钳位电路检测静电干扰，并在静电释放钳位电路中设置多个放电模块，分别与其他位置的电源连接端相连，释放其他位置的电源连接端的静电。
[0006]本公开的实施例提供了一种静电释放钳位电路及多点同步释放静电方法。
[0007]本公开的实施例提供了一种静电释放钳位电路，连接于电源和地之间，所述电源具有至少两个连接端，包括：电压采样模块，被配置为在所述至少两个连接端中的第一连接端处接收所述电源电压，用以向第一节点提供第一控制电压；驱动模块，被配置为连接到所述第一节点以接收第一控制电压，并在所述第一控制电压的控制下，向第二节点提供第二控制电压；第一放电模块，被配置为连接到所述第二节点，并在所述第二控制电压的控制下，释放所述第一连接端的静电电荷至所述地；以及第二放电模块，被配置为连接到所述第二节点，并在所述第二控制电压的控制下，释放所述至少两个连接端中除所述第一连接端之外的至少一部分连接端的静电电荷至所述地。
[0008]本公开的实施例还提供了一种芯片，包括多个电路区域，在所述多个电路区域中的至少两个电路区域中布置有如本公开的实施例的静电释放钳位电路。
[0009]本公开的实施例还提供了一种多芯片封装，包括多个芯片放置区，在所述多个芯片放置区中的至少两个芯片放置区中布置有如本公开的实施例的静电释放钳位电路。
[0010]本公开的实施例还提供了一种多芯片系统，包括多个芯片，在所述多个芯片的至少两个芯片的外围布置有如本公开的实施例的静电释放钳位电路。
[0011]本公开的实施例还提供了一种多点同步释放静电的方法，包括在电源的至少两个连接端中的第一连接端处接收电源电压，在所述电源发生静电干扰的情况下，同步释放所述电源的至少两个连接端的静电，其中，第一放电模块释放所述电源的第一连接端的静电电荷至地，第二放电模块释放所述电源的至少两个连接端中除所述第一连接端之外的至少一部分连接端的静电电荷至所述地。
[0012]根据本公开的实施例，还包括在所述电源的至少两个连接端中的第一连接端处接收所述电源电压并且生成延迟电压，所述延迟电压用于驱动所述第一放电模块和所述第二放电模块的驱动模块。
[0013]本公开所提供的静电释放钳位电路，通过位于电源的一个连接端附近的静电释放钳位电路检测静电干扰，并在静电释放钳位电路中设置多个放电模块，分别与其他位置的电源连接端相连，释放其他位置的电源连接端的静电，避免采用多个静电释放钳位电路进行静电释放时，多个静电释放钳位电路之间不能协调工作的问题，实现多点同步释放静电，提升静电释放钳位电路的静电释放能力和可靠性，以及芯片的ESD防护能力。
附图说明
[0014]为了更清楚地说明本公开的实施例的技术方案，下面将对实施例的描述中所需要使用的附图作简单的介绍。显而易见地，下面描述中的附图仅仅是本公开的一些示例性实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。以下附图并未刻意按实际尺寸等比例缩放绘制，重点在于示出本专利技术的主旨。
[0015]图1a示出了根据本公开的实施例的静电释放钳位电路结构的示意框图；
[0016]图1b示出了根据本公开的实施例的静电释放钳位电路结构的示意图；
[0017]图2示出了根据本公开的实施例的静电释放钳位电路互联结构的示意图；
[0018]图3a示出了根据本公开的实施例的静电释放钳位电路结构的示意框图；
[0019]图3b示出了根据本公开的实施例的静电释放钳位电路结构的示意图；
[0020]图4a示出了根据本公开的实施例的静电释放钳位电路结构的另一示意框图；
[0021]图4b示出了根据本公开的实施例的静电释放钳位电路结构的另一示意图；
[0022]图5a示出了根据本公开的实施例的静电释放钳位电路互联结构的示意框图；
[0023]图5b示出了根据本公开的实施例的静电释放钳位电路互联结构的示意图；
[0024]图5c示出了根据本公开的实施例的静电释放钳位电路互联结构的另一示意图；
[0025]图6示出了根据本公开的实施例的芯片结构的示意框图；
[0026]图7示出了根据本公开的实施例的多芯片封装结构的示意框图；
[0027]图8示出了根据本公开的实施例的多芯片系统的示意框图；
[0028]图9示出了根据本公开的实施例的多点同步释放静电的方法的流程图；
具体实施方式
[0029]为了使得本公开的目的、技术方案和优点更为明显，下面将参照附图详细描述根据本公开的示例实施例。显然，所描述的实施例仅仅是本公开的一部分实施例，而不是本公开的全部实施例，应理解，本公开不受这里描述的示例实施例的限制。
[0030]此外，在本说明书和附图中，具有基本上相同或相似步骤和元素用相同或相似的附图标记来表示，且对这些步骤和元素的重复描述将被省略。
[0031]如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种静电释放钳位电路，连接于电源和地之间，所述电源具有至少两个连接端，包括：电压采样模块，被配置为在所述至少两个连接端中的第一连接端处接收所述电源电压，用以向第一节点提供第一控制电压；驱动模块，被配置为连接到所述第一节点以接收第一控制电压，并在所述第一控制电压的控制下，向第二节点提供第二控制电压；第一放电模块，被配置为连接到所述第二节点，并在所述第二控制电压的控制下，释放所述第一连接端的静电电荷至所述地；以及第二放电模块，被配置为连接到所述第二节点，并在所述第二控制电压的控制下，释放所述至少两个连接端中除所述第一连接端之外的至少一部分连接端的静电电荷至所述地。2.根据权利要求1所述的静电释放钳位电路，其中，所述电源包括至少一个电源，所述至少一个电源具有相同和/或不同的目标电压值，所述至少两个连接端与所述至少一个电源相对应。3.根据权利要求2所述的静电释放钳位电路，其中，所述至少一个电源具有相同的目标电压值，所述静电释放钳位电路布置在芯片的第一区域，所述第一连接端位于所述第一区域内，所述至少两个连接端中的至少第二连接端在所述芯片中位于所述第一区域之外。4.根据权利要求3所述的静电释放钳位电路，其中，所述第一连接端还连接到至少一个位于所述第一区域之外的静电释放钳位电路，并由所述至少一个位于所述第一区域之外的静电释放钳位电路释放所述第一连接端的静电电荷至所述地。5.根据权利要求3所述的静电释放钳位电路，其中，所述第二放电模块包括：放电晶体管库，所述放电晶体管库包括至少一个放电晶体管，每个所述放电晶体管连接于所述至少一部分连接端之一和所述地之间，栅极连接至所述第二节点。6.根据权利要求3所述的静电释放钳位电路，其中，所述芯片为多芯片封装，其包括多个芯片部分，其中，所述至少两个连接端分别属于所述多个芯片部分中的同一和/或不同芯片部分，并且所述至少两个连接端在所述多芯片封装中被彼此电性连接。7.一种芯片，包括多个电路区域，在所述多个电路区域中的至少两个电路区域中布置有如权利要求1所述的静电释放钳位电路。8.根据权利要求7所述的芯片，其中，所述电源包括至少一个电源，所述至少一个电源具有相同和/或不同的目标电压值，所述至少两个连接端与其中至少一个电源相对应。9.根据权利要求8所述的芯片，其中，所述至少一个电源具有相同的目标电压值，所述静电释放钳位电路布置在所述芯片的第一电路区域，所述第一连接端位于所述第一电路区域内，所述至少两个连接端中除所述第一连接端之外的至少一部分连接端在所述芯片中位于所述第一电路区域之外。10.根据权利要求9所述的芯片，其中，所述第一连接端还连接到至少一个位于所述第一电路区域之外的静电释放钳位电路，并由所述至少一个位于所述第一电路区域之外的静电释放钳位电路释放所述第一连接端的静电电荷至所述地。11.根据权利要求9所述的芯片，其中，所述第二放电模块包括：放电晶体管库，所述放电晶体管库包括至少一个放电晶体管，每个所述放电晶体管连
接于所述至少两个连接端中除所述第一连接端之外的至少一部分连接端之一和所述地之间，栅极连接至所述第二节点。12.一种多芯片封装，包括多个芯片放置区，在所述多个芯片放置区中的至少两个芯片放置区...

【专利技术属性】
技术研发人员：刘勇江，金军贵，张阳，
申请(专利权)人：海光信息技术股份有限公司，
类型：发明
国别省市：