维特比译码装置及维特比译码方法制造方法及图纸

除了存储单元序列之外设置一个与分割长度一样长的寄存器序列，相应于每个状态排列。与状态００相应的寄存器序列中各级的选择器的输出被输入到寄存器序列中的一个寄存器１０２１中和选择器中。将前级寄存器的输出分别输入到那三个选择器中。在终止接收字以及其他情形下，这三个选择器根据控制电路的控制将输出切换到后级。从而，在终止接收字时，原样传送存储在寄存器序列中的信息。利用这种操作，在终止接收字时能对到达状态００的路径进行译码。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及在对例如使用在卫星广播等中的卷积编码进行最大似然译码的方法中所使用的维特比译码装置以及维特比译码方法。作为对卷积编码的译码方法之一，维特比译码方法是公知的。维特比译码方法是对于卷积编码的最大似然译码方法，借助这种方法，通过从发送方的编码器能够形成的编码序列中选择一个与接收的编码序列最接近的序列(后文中将这样的一个序列称为最大似然路径)，进行错误校正。也就是，使用发送方编码器根据编码方法形成的变换图(后文中称为格子)，作为先决条件。例如，从变换图中能够产生的变换中，将其与接收编码序列的汉明间距最短的路径选择为最大似然路径。用于执行维特比译码方法的维特比译码装置包括一个分支尺度计算电路，用于计算一个分支尺度，即到达格子中每个状态的路径与根据时钟收到的编码序列之间的汉明间距；一个ACS电路，用于根据分支尺度计算状态尺度，比较状态尺度的值，并且选择最大似然路径；一个正规化电路，用于正规化状态尺度的值；一个状态尺度存储电路，用于存储状态尺度的值；以及一个路径存储器电路，用于根据ACS的选择结果形成译码数据。在该例中，作为路径存储器电路，有两种电路，一种是执行寄存器变换方法以便通过使用寄存器序列来传送路径选择内容的电路，一种是用于执行通过使用RAM来存储路径选择内容、跟踪存储内容和从而译码的方法的电路。下面来描述这两种方法。在寄存器变换方法中，该方法一般使用在维特比译码装置中，包括一个选择器和一个寄存器的每个存储单元被设置在路径存储器电路的格子上，根据从ACS电路输出的路径选择信息传送寄存器的内容。通过从最后级的存储单元的输出中选择最大似然状态的输出，选择最大似然路径的信息并且输出译码数据。尽管这种寄存器变换方法具有这样的优点可以执行高速操作，但是有一个缺点当分割长度增加时，电路规模变得很大。特别是，因为最近几年已经出现了分割长度超过100的应用，所以电路规模的扩大成为一个严重的问题。最近几年中，通过使用RAM(随机存取存储器)存储路径信息以及跟踪存储信息的方法已得到广泛研究。下文中将这种方法称为反向跟踪方法。作为终止卷积编码的一种方法，已经知道了终止。当所终止的积卷编码是维特比译码的时，通过从全部为0的状态反向跟踪一条路径进行译码而获得最大似然路径。在迄今使用的维特比译码装置中，当连续收到终止的卷积编码时，在许多情况下由正常操作执行译码。在这种译码方法中，存在一个问题，在终止卷积编码之后继续输入下一个卷积编码时，不能执行严格的最大似然译码，因此恐怕产生译码错误。因为这个问题是进行维特比译码时未考虑终止间隔的观点引起的，所以这个问题也存在于前述寄存器变换方法和反向跟踪方法中。考虑到这种情况提出了本专利技术。因此，本专利技术的一个目的在于提供一种维特比译码装置和维特比译码方法，它们即使对于终止的卷积编码也能够执行严格的最大似然译码。为实现上述目的，本专利技术提供一种维特比译码装置，用于连续接收终止的卷积编码，包括终止状态路径译码装置，用于对一条到达将被终止的状态的路径进行确定地译码。本专利技术还提供一种维特比译码方法，连续地接收终止卷积编码，包括一个终止状态路径译码步骤，对到达将被终止的状态的路径进行确定地译码。根据上述的本专利技术，因为到达将被终止的状态的路径能够被确定地译码，所以对于终止的卷积编码能够执行最大似然译码。通过以下结合附图进行的详细描述，本专利技术的上述及其他目的、特征和优点将会更加明显。附图说明图1是用于说明本专利技术的一个实施方式的总体结构的框图；图2是用于说明约束长度等于3的情形下变换图的框图；图3是用于说明常规使用的一般装置中的状态尺度存储电路的框图；图4是用于说明寄存器变换方法中路径存储器的存储单元的示意图；图5是用于说明寄存器变换方法中路径存储器的存储单元设置的示意图；图6是用于说明终止的示意图；图7是示出约束长度为3的卷积编码器例子的示意图；图8A和图8B是用于说明常规使用的维特比译码装置中终止和译码错误时刻的格子的示意图；图9是用于说明本专利技术第一实施方式中路径存储器电路的框图；图10是用于说明本专利技术第二实施方式中路径存储器电路的框图；图11是用于说明反向跟踪方法中跟踪原理的示意图；图12是用于说明反向跟踪方法中跟踪方法的示意图；图13是用于说明已经常规使用的一般反向跟踪方法中每个RAM作用的示意图；图14是用于说明常规使用的一般反向跟踪方法中的存储器操作的框图；图15是用于说明本专利技术第三实施方式中路径存储器电路的框图；图16是用于说明本专利技术第四实施方式中路径存储器电路的框图；图17是用于说明状态00开始的路径尺度的示意图。下面结合附图描述本专利技术第一个实施方式。首先，参照图1描述本专利技术的第一实施方式的总体结构。本专利技术的第一实施方式包括一个分支尺度计算电路701；一个ACS电路702；一个正规化电路703；一个状态尺度存储电路704；以及一个路径存储器电路705。当从发送方输入经过发送路径接收的数据时，从可以由发送方的编码器形成的编码序列中选择一个最大似然路径，并且根据选择内容形成译码数据。也就是说，例如，使用由发送方的编码器根据编码方法形成的如图2中所示的变换图(后文中称为格子)，作为先决条件，并且例如，从能够在变换图中产生的变换中，将其与接收编码序列的汉明间距为最小的路径选择为最大似然路径。当输入接收数据信号S701时，分支尺度计算电路701计算接收数据的分支尺度，并且输出一个计算结果，作为分支尺度信号S702。根据分支尺度信号S702和从状态尺度存储电路704输入的状态尺度信号S705,ACS电路702将分支尺度和状态尺度加到连结某个状态的两个路径中的每一个上，比较它们的加法值，根据比较结果选择具有较高似然的加法值，并将其设定为新的状态尺度。如此选择的内容作为路径选择信息S706得以输出，将具有最小状态尺度的状态号码作为最大似然状态信号S707进行输出，将新获得的状态尺度作为新的状态尺度信号S703进行输出。现在以约束长度为3这种情形为例描述选择路径的方法。图2的格子示出具有四个状态00、01、10和11以及约束长度等3情形下的格子的例子。箭头指示每个时隙能够产生的路径。与译码数据“0”相应的路径由虚线所示。与译码数据“1”相应的路径由实线所示。两条连接的路径存在于每个时隙的所有状态中。因此，对于连接某个状态的两条路径中的每一条，将接收信号与该路径之间的汉明间距(分支尺度)与到目前为止的分支尺度的累加和(状态尺度)相加并且比较加法结果，根据比较结果选择具有较高似然的值。正规化电路703使用一个方法进行正规化，从而从ACS电路702等所输出的新状态尺度信号S703中减去最小状态尺度，将经过正规化的值设定到预置范围内的一个值，并且作为正规化状态尺度信号S704进行输出。状态尺度存储电路704对从正规化电路703输出的正规化状态尺度信号S704进行存储，并且作为状态尺度信号S705将其返回到ACS电路702。图3示出状态尺度存储电路704的结构例子。假设存储电路704具有四个寄存器，相应于图2格子中的四个状态。尽管四个寄存器中的每一个是一个图3所示的5位寄存器，但是也可以使用其他位数的寄存器。因此，在说明本专利技术第一实施方式中的路径存储器电路705之前，为了便于理解，现在说明为了实现本文档来自技高网...

【技术保护点】
用于连续接收终止的卷积编码的维持比译码装置，包括：终止状态路径译码装置，用于对到达即将终止状态的路径进行确定地译码。

【技术特征摘要】
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【专利技术属性】
技术研发人员：服部雅之，宫内俊之，
申请(专利权)人：索尼株式会社，
类型：发明
国别省市：JP[日本]