一种并行级联卷积码交织和解交织的实现方法和装置制造方法及图纸

本发明专利技术公开了一种并行级连卷积码交织和解交织的实现方法和装置。所述方法采用选择母交织器的数据以及预删截结构，双口随机存取存储器进行存储删截后的数据，实现并行的高速交织或解交织操作。在需要使用多次交织解交织时，节省交织解交织时间；所述的装置是利用大规模可编程逻辑器件（ＦＰＧＡ）实现，具有高速并行，预删截和节省硬件资源等特点。无需实时产生母交织器的数据，节省了运算需要的时间和外围设备；提高系统的集成度、处理速度和吞吐量。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及通讯领域或其他领域的前向纠错系统，特别是涉及通讯领域和其他领域的前向纠错系统中并行级联卷积码(即turbo码)交织和解交织的实现方法和装置。由于并行级联卷积码特有的编码结构和迭代的译码算法，使其具有很强的纠错能力。作为一种前向纠错码，在多媒体通信、深空通信等领域得到了研究和应用。并行级联卷积码编码器的非均匀交织器由母交织器部分和删减部分组成。交织的方法如下第一步根据输入信息组长度K，确定交织所用矩形矩阵的行列数R、C；第二步信息序列逐行写入矩形R×C矩阵，当信息比特不足以填满矩阵，则添加L比特L＝R×C-K；第三步行内置换一根据K，R，C的不同组合，对交织阵列的每一行进行不同的行内置换；第四步行间置换一根据不同的K，对交织阵列进行行间置换；第五步逐列读出矩阵，并删掉输入中不存在的比特，当K＜R×C，则删除交织阵列中不是信息比特的多余1＝R×C-K比特数据；对交织与删除后的数据按递增列序逐列由交织阵列输出；从上面可看出并行级联卷积码的交织方案比较复杂，并行级联卷积码的性能受其交织器的影响很大。因为这种比较复杂的交织方案(尤其是交织规则随K值的不同而不同)需要很大的计算量，一般的实现都是利用DSP来完成，需要一套DSP及其外设系统，资源占用很大，而且速度还受DSP处理速度的影响。解交织过程就是交织过程的逆操作，也要相当的处理时间。并行级联卷积码的译码时间要求严格，译码过程中不但要用到交织器，还要用到解交织器，而且实时性要求很高，交织器和解交织器的性能将直接影响到译码器的性能。目前还没有检索到专门论述高速并行级联卷积码交织和解交织的实现方面的文献。本专利技术的一个目的是提出一种从母交织器选择数据后进行预删截，并使用双口随机存取存储器(DPRAM)存储删截后的数据从而进行高速并行级联卷积码交织和解交织的方法。本专利技术的另一个目的是提出一种在通讯领域和其他领域的前向纠错系统中实现上述方法的装置。本专利技术的高速并行级联卷积码交织和解交织方法，包括以下步骤1、判断交织器数据随机存取存储器(RAM)是否初始化；如果尚未初始化，则执行步骤2，进入初始化周期；如果已经完成初始化，进行正常工作周期，跳转到步骤3；2、进行初始化周期；3、判断操作类型；如需要进行交织操作，则执行步骤4；如需进行解交织操作，则跳转到步骤5；4、进行交织操作；完成后跳转到步骤6；5、进行解交织操作；6、判断输入的块长度是否改变；如果输入块长度改变，跳转到步骤2，否则跳转到步骤3。所述步骤2中进行初始化周期是指根据输入的块长度，从存储了所有母交织器数据的闪烁存储器中读取相应的交织器数据，进行预删截后存储到交织器数据双口随机存取存储器(DPRAM)中；母交织器的数据存放在闪烁存储器中，交织器地址数据存放在双口随机存取存储器(DPRAM)中；所述步骤4的交织操作是指通过选择器，将顺序递增的地址选通到译码数据存储器，将译码数据写入译码数据存储器中，然后按照顺序递增地址交织后的地址(交织地址)将译码数据存储器中的数据读出，就完成了交织的操作；所述步骤5的解交织操作是指通过选择器，将顺序递增地址交织后的地址(交织地址)选通到译码数据存储器，将译码数据写入译码数据存储器中，然后按照顺序递增的地址将译码数据存储器中的数据读出；在通讯领域或其他领域的前向。纠错系统中，一种基于以上方法的高速并行级联卷积码交织和解交织装置，包括母交织器存储模块，交织器数据存储模块，地址产生模块，删截模块，选择模块，控制模块和译码数据存储模块；所述母交织器存储模块用于存储所有母交织器数据，包括一块闪烁存储器；所述交织器数据存储模块用于存储顺序递增地址交织后的地址(交织地址)，包括一块双口随机存取存储器；所述地址产生模块包括母交织器读地址产生器，交织写地址产生器，交织读地址产生器，用于产生各存储器的地址；所述删截模块置于交织器数据存储模块之前，根据输入的块长度，从母交织器的数据中删除掉不需要的数据，然后写入交织器数据存储模块中；所述选择模块用于控制交织，解交织功能的选择；所述控制模块用于产生控制信号来控制选择模块动作和读写信号的产生；所述译码数据存储模块用作译码数据的缓存，使用随机存取出存储器实现；所述地址产生模块产生母交织器读地址，送到母交织器存储模块，将母交织数据读取出来，经过删截模块，连接到交织器数据存储模块的一个端口，地址产生模块产生交织写地址，将删截后的母交织数据写入交织器数据存储模块；在交织器数据存储模块的另外一个端口，地址产生模块产生交织读地址将对应的数据从交织器数据存储模块读出，送到选择模块，同时将这个地址也送到选择模块，根据交织或者解交织功能，由控制模块产生不同的控制信号，控制选择器的动作，将选择后的数据和产生的读写信号送到译码数据存储模块，将译码数据写入，再读出，从而完成交织或解交织工作。下面结合附图和实施例进一步说明本专利技术。附图说明图1是并行级联卷积码编码器的功能方框图；图2是并行级联卷积码迭代解码器的功能方框图；图3是本专利技术装置方框图；图4是本专利技术的方法流程图1是并行级联卷积码编码器的功能方框图。它由交织器110(包括母交织器101、删截器102)、第一编码器103、第二编码器104组成，它们的主要作用如下母交织器101根据输入的编码比特长度，产生相应的母交织器数据。删截器102将长度超过输入的编码比特长度的母交织器数据删除。第一编码器103、第二编码器104对输入的比特进行卷积编码，然后将编码后的数据送到传输信道。编码的工作过程为输入K比特数据，将K比特数据经过第一卷积编码器进行编码，将交织后的K比特数据经过第二卷积编码器进行编码，将编码后的数据串行输出，完成并行级联卷积码(Turbo码)编码。图2是并行级联卷积码迭代解码器的功能方框图。它由译码器201、205；交织器203、204；解交织器202组成，它们的主要作用如下第一译码器201根据输入的译码数据和上一次迭代的结果，计算出的经过解交织器202的外部信息，计算结果用于下一步计算。第二译码器205根据经过交织的译码数据和上一次迭代计算出的结果，计算出外信息用于下一步计算或者译码输出，完成一次译码的迭代过程。第一交织器203、第二交织器204完成数据的交织功能。解交织器202完成数据的解交织功能。图3是本专利技术装置方框图。它由母交织器读地址产生器301，母交织器数据存储器306，交织器写地址产生器302，删截器307，交织器数据存储器308，交织器读地址产生器303，选择器309，交织解交织选择304，读写信号产生305，译码数据310，数据存储器311组成。本专利技术装置的工作方式如下母交织器读地址产生器301用于产生母交织器的读地址送给母交织器数据存储器306，将数据读出后送到删截器307；母交织器数据存储器306用于放置母交织器数据，利用一片1M×16bit的闪烁存储器memory实现，具有掉电不丢失数据的功能；删截器307用于将超过输入长度的母交织器数据删除后存到交织器数据存储器308中；交织器写地址产生器302用于产生交织器数据存储器308的地址，将母交织器读出并且删截的数据写入交织器数据存储器308；交织器数据存储器308保存经删截后的交织器数据，它利用一片双口随机存取存储器实本文档来自技高网...

【技术保护点】
一种并行级联卷积码交织和解交织的实现方法，其特征在于包括以下步骤： 步骤１、判断交织器数据随机存取存储器是否初始化（４０１）；如果尚未初始化，则执行步骤２，进入初始化周期；如果已经完成初始化，进行正常工作周期，跳转到步骤３（４１０）； 步骤２、进行初始化周期（４０２）； 步骤３、判断操作类型（４０３）；如需要进行交织操作，则执行步骤４（４０４）； 如需进行解交织操作，则跳转到步骤５（４０５）； 步骤４、进行交织操作；完成后跳转到步骤（６）； 步骤５、进行解交织操作； 步骤６、判断输入的块长度是否改变；如果输入块长度改变，跳转到步骤（２），否则跳转到步骤（３）。（４０６）

【技术特征摘要】

【专利技术属性】
技术研发人员：周海涛，
申请(专利权)人：中兴通讯股份有限公司，
类型：发明
国别省市：94[中国|深圳]