用于将n-比特源字编码/解码为对应的m-比特信道字的设备以及将m-比特信道字编码/解码为n-比特源字的设备制造技术

公开一种用于将二进制源信号数据比特流编码为二进制信道信号数据比特流的设备。该设备包括一个用于在二进制源信号串行数据流中的等距离位置合并一个１－比特字的合并单元（４’），以便获得一个合成二进制源信号。在重列单元（８’）对合成二进制源信号进行重列。在转换器单元（１０’）进行下一个变换，从而产生信道信号（图２）。另外，公开一种用于解码使用编码设备获得的信道信号的解码设备。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种将二进制源信号的数据比特流编码为二进制信道信号的数据比特流的设备，该设备包括-输入装置，用于接收二进制源信号，-合并装置，用于响应一控制信号在二进制源信号的等距离位置合并q-比特合并字，以便获得一个合成二进制源信号，-转换装置，用于将合成二进制源信号转换为所述二进制信道信号，-控制信号发生器装置，用于产生所述控制信号，-输出装置，用于提供所述二进制信道信号。本专利技术也涉及用于解码由编码设备得到的二进制信道信号的数据比特流，以便获得二进制源信号的数据比特流的设备，本专利技术还涉及一个包括编码设备的记录设备，以及由该记录设备得到的记录载体和编码该源信号的方法。USP5,477,222(PHN14448)公开了前面提到的编码设备。该文件公开了一种将二进制源信号的数据比特流编码为二进制信道信号的数据比特流的设备，该设备满足(1，8)扫描宽度的约束。这意味着，在信道信号的串行数据流中最小一个“零”和最大八个“零” 出现在信道信号的两个连续“零”之间。应该明白，在这点上，一般将一个诸如1T预编码之类的附加预编码步骤用于该(1，8)约束序列，从而导致具有最小扫描宽度2和最大扫描宽度9的限定扫描宽度序列。公知的转换是奇偶性保留。‘奇偶性保留’含义是被转换的n-比特源字的奇偶性等于对应的其中转换它们的m-比特信道字的奇偶性(在模-2加之后)。结果是，所声明的n-到-m转换设备不影响信号的奇偶性。由于转换是奇偶性保留，可以通过诸如在源字数据流插入DC控制比特之类方法，来使用高效的DC控制。为此目的，本专利技术提供一种将n-比特源字编码为对应的m-比特信道字的改进的设备。根据本专利技术的设备包括-输入装置，用于接收二进制源信号，-合并装置，用于接收等于二进制源信号或其重列方案，并且响应一控制信号，在所述第一输入信号的y个连续比特的后续组之间每次合并q-比特合并字，-控制信号发生器装置，用于产生所述控制信号，-重列装置，用于接收等于所述二进制源信号或在所述合并装置与所述q-比特合并字合并的所述二进制源信号的第二信号，用于对每个所述y个连续比特组的第二组进行重列操作，在所述合并装置进行合并和在所述重列装置进行重列的组合步骤导致了一个重列的合成二进制源信号，该合成二进制源信号包括n-比特字序列，y，n和q为正整数，其中y＞1，n＞1，q≥1，-转换装置，用于通过将所述重列的合成二进制源信号中的p个连续n-比特字的后续块转换为相应的所述二进制信道信号中的p个连续m-比特信道字的后续块，将重列的合成二进制源信号转换为所述二进制信道信号，m和p为正整数，其中m＞n，p≥1，p可以变化，-输出装置，用于提供所述二进制信道信号，重列操作包括在y个连续比特的每个所述第二组，将该组中的q比特重新排列到所述组中的另一个位置的步骤，以便，除包括合并字的n-比特字之外，将被要求转换为m-比特信道字的所述重列合成二进制源信号中的n-比特字与所述重列合成二进制源信号中的n-比特源字排列在一起，其中n＝2q。本专利技术是基于以下的识认。在不采用根据本专利技术的方法的情况下，编码过程如下。在q-比特合并字插入二进制源信号比特流后，已产生合成二进制源信号比特流。将该合成二进制源信号分为一个顺序n-比特字序列用于在转换装置转换为m-比特信道字。进行分为n-比特字序列以便合成二进制源信号中的两个后续字之间的边界处于合并字和所述合成二进制源信号中的二进制源信号的后续源字之间。直到下一个合并字为止，将合成二进制源信号中的两个后续字之间的全部边界与二进制源信号的后续源字之间的边界排列在一起。所述下一个合并字与二进制源信号的下一个源字的前q比特一起形成合成二进制源信号的下一个n-比特字。结果是，直到下面的合并字为止，未将合成源信号中的两个后续字之间的全部边界与二进制源信号的n-比特源字的边界排列在一起。或者，展开合成二进制源信号中的n-比特字使其通过二进制源信号的两个后续n-比特源字。一旦编码为相应的m-比特信道字，即转换合成二进制源信号的n-比特字。在传输和接收机中的后续接收之后，其中将一个相应的解码器提供给接收机，m-比特信道字解码为相应的n-比特字，该n-比特字形成合成二进制源信号的一个复制品。随后，从合成二进制源信号中删除q-比特合并字以便得到二进制源信号的复制品。在传输中可能会出现错误，导致解码器中的误解码。合成二进制源信号复制品中的错误字将导致二进制源信号复制品中的错误源字，即，与合成二进制源信号复制品中的两个后续字的边界排列在一起的两个后续源字之间的边界的二进制源信号复制品中的那些部分。然而，在未与合成二进制源信号复制品中的两个后续字的边界排列在一起的两个后续源字之间的边界的二进制源信号复制品中的那些部分，合成源信号复制品中的错误字将导致二进制源信号复制品中的两个错误字。本专利技术克服了这种错误传播，其中通过在二进制源信号的y个连续比特源字的每个第二组移位q比特，将二进制源信号的两个后续n-比特源字之间的边界与合成二进制源信号的两个后续n-比特字之间的边界对准。结果是，不会发生错误传播。通常，将所得到的信道信号应用到1T-预编码器。合并装置的目的是添加合并字，例如1-比特合并字，即‘0’-或‘1’-比特增加到转换装置的输入信号所包括的连续码字，以便获得为游离DC(DCfree)，或包括具有一确定频率的跟踪导航信号的预编码器输出信号。将预编码器输出信号记录在一记录载体。在q＝1的情况下，在转换器的输入信号增加‘0’-比特导致1T-预编码器输出信号的奇偶性保持不变。增加‘1’-比特导致1T-预编码器输出信号的奇偶性反转。因此，合并装置影响1T-预编码器输出信号，使得可以控制1T-预编码器输出信号的运行数字和值以便具有一个作为时间函数的要求的码型。在下面的附图将进一步描述本专利技术，其中附图说明图1表示编码设备的第一实施例，图2表示编码设备的第二实施例，图3表示已有技术编码设备中出现的各种信号，图4表示图2中的编码设备出现的各种信号，其中采用重列合成源信号的一种方式，图5表示重列合成源信号的另一种方式，图6表示编码设备中的重列单元的第一实施例，图7表示重列单元的第二实施例，图8表示编码设备中的转换单元的第一实施例，图9表示转换单元的第二实施例，图10表示解码设备的第一实施例，图11表示解码设备的第二实施例，图12表示解码设备中的再变换器单元的实施例，和图13表示重列合成源信号的再一种方式。图1表示根据本专利技术的编码设备的实施例。该设备包括一个接收二进制源信号的输入端1，该端连接到q-比特字合并单元4的输入2。单元4的输出6连接到重列单元8的输入7。重列单元8具有连接到变换器单元10的输入11的输出9，变换器单元10具有连接到aT预编码器16的输入14的输出12。预编码器16的输出18连接到提供二进制信道信号的输出。输出18也连接到控制信号发生器24的输入22，控制信号发生器24具有连接到合并单元4的控制信号输入28的输出26。将n-比特源字序列形式的二进制源信号用于编码的输入端1。合并单元4适合于在二进制源信号中的等距离位置插入q-比特合并字。具体地讲，合并单元4适合于每次在二进制源信号中的x个连续n-比特源字的后续组之间插入q-比特合并字，以便在其输出本文档来自技高网...

【技术保护点】
一种用于将二进制源信号的数据比特流编码为一个二进制信道信号的数据比特流的设备，二进制源信号包括一个连续的ｎ－比特源字序列以及二进制信道信号包括一个ｍ－比特信道字的序列，该设备包括 －输入装置，用于接收二进制源信号， －合并装置，用于接收等于二进制源信号或其重列方案，并且响应一控制信号，在所述第一输入信号的ｙ个连续比特的后续组之间每次合并ｑ－比特合并字， －控制信号发生器装置，用于产生所述控制信号， －重列装置，用于接收等于所述二进制源信号或在所述合并装置与所述ｑ－比特合并字合并的所述二进制源信号的第二信号，用于对每个所述ｙ个连续比特组的第二组进行重列操作，在所述合并装置进行合并和在所述重列装置进行重列的组合步骤导致了一个重列的合成二进制源信号，该合成二进制源信号包括ｎ－比特字序列，ｙ，ｎ和ｑ为正整数，其中ｙ＞１，ｎ＞１，ｑ≥１， －转换装置，用于通过将所述重列的合成二进制源信号中的ｐ个连续ｎ－比特字的后续块转换为相应的所述二进制信道信号中的ｐ个连续ｍ－比特信道字的后续块，将重列的合成二进制源信号转换为所述二进制信道信号，ｍ和ｐ为正整数，其中ｍ＞ｎ，ｐ≥１，ｐ可以变化， －输出装置，用于提供所述二进制信道信号， 重列操作包括在ｙ个连续比特的每个所述第二组，将该组中的ｑ比特重新排列到所述组中的另一个位置的步骤，以便，除包括合并字的ｎ－比特字之外，将被要求转换为ｍ－比特信道字的所述重列合成二进制源信号中的ｎ－比特字与所述重列合成二进制源信号中的ｎ－比特源字排列在一起，其中ｎ＝２ｑ。...

【技术特征摘要】
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【专利技术属性】
技术研发人员：JAHM卡赫曼，
申请(专利权)人：皇家菲利浦电子有限公司，
类型：发明
国别省市：NL[荷兰]