数模转换器制造技术

本发明专利技术提供了一种电阻串Ｄ／Ａ转换器，它能从转换的数据中获得具有更多比特的多比特数据而不使用更多的电阻。转换的数据的４个最高有效位加在解码器１，而数据的４个最低有效位经反相电路２加在解码器３。解码器１解码４个最高有效位，然后，根据解码结果导通ＦＥＴ的Ｆ０至ＦＥＴ　１５中的任何一个ＦＥＴ。结果，选择在串联电阻ｒ０至ｒ１５串的各结点的一个电压加在运算放大器６。类似地，相应于４个最低有效位的电压加在运算放大器７。然后，运算放大器７的输出电压用电阻ｒａ、ｒｂ减小到其１／１６。己减小的电压加上加到运算放大器６的电压，从而获得相应于转换的数据的模拟电压。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种电阻串数模(下文中称为“D/A”)转换器。本专利技术设计用来提供已有技术上述问题的解决方案，而且本专利技术的一个目的是提供一种D/A转换器，它能从转换的数据中获得具有更多比特的多比特数据而不使用更多的电阻。专利技术的叙述为了实现上述目的，如权利要求1要求的本专利技术提供了一种数模转换器，包括串联连接的多个电阻；第1至第m个选择装置，根据通过将转换的数据划分为从数据的最高有效位到最低有效位的顺序连续排列的各组n个比特获得的各个第1至第m数据，选择地输出多个电阻之间的各结点电压；和运算装置，将从第2至第m个选择装置的输出电压减小为其1/2(m-1)n，然后将减小的电压加到第1选择装置输出的电压上或从第1选择装置输出的电压减去减小的电压。根据权利要求2要求的本专利技术，根据权利要求1的数模转换器特征在于第1到第m个选择装置包括n比特解码器和由该解码器的输出导通和截止的2n开关装置。此外，根据权利要求3要求的本专利技术提供一种数模转换器，包括多个串联连接的电阻；选择装置，顺序接收通过将转换的数据分成从数据的最高有效位到最低有效位的顺序连续安排的各组n个比特得到的第一至第m个数据，然后根据各个第一至第m个数据在多个电阻之间的各结点选择地输出电压；保持装置，保持分别与来自选择装置的第2至第m个数据相应的输出电压；和运算装置，将来自保持装置的输出电压减小到其1/2(m-1)n，然后将减少的电压加到对应于第一数据的选择装置输出的电压上或者从对应于第一数据的选择装置输出的电压减去减少的电压。根据权利要求4要求的本专利技术，根据权利要求3的数模转换器特征在于第1至第m个选择装置包括n比特解码器和由解码器的输出导通和截止的2n开关装置。标号r0到r15指串联连接的并且具有相同电阻值的电阻串。电阻r15的一端接高压电源极VH，而电阻r0的一端接低压电源极VL。标号F0到F15指FET，每个FET都由解码器1的输出导通和截止。FET的F0至F15具有连接到电阻r0至r15之间各结点的源极和共同连接到运算放大器6的非反相输入的漏极。标号F0a到F15a指由解码器3的输出导通和截止的FET。FET的F0a至F15a具有连到电阻r0到r15之间各结点的源极和共同连接到运算放大器7的非反相输入的漏极。运算放大器7具有连接到其反相输入的输出，因此，作为具有增益1的非反相放大器运行。而且，运算放大器7的输出经电阻rb(电阻值15R)加到运算放大器6的反相输入上。电阻ra(电阻值R)插在运算放大器6的输出和其反相输入之间，运算放大器6的输出连接到D/A转换器的输出端DO。运算放大器6执行下面等式(1)的操作，并将操作的结果提供给输出端DO作为相应于转换的数据的模拟电压Vo＝(16/15)Va-(1/15)Vb……(1)其中，Vo表示运算放大器6的输出电压，Va表示运算放大器6的非反相输入的电压，而Vb表示运算放大器7的输出电压。在上述D/A转换器中，当转换的数据是“00000000”时，解码4个最高有效位的解码器1导通FET F0，从而，电压VL加给运算放大器6的非反相输入。这时，从反相电路2输出“1111”。结果，解码器3导通FET15a，从而在电阻r14和r15之间结点的电压(VL+15v)(v在各电阻r0至r15上的电压降的值)提供给运算放大器7的非反相输入。简单地说，在这种情况下，获得电压Va和Vb如下 Va＝VLVb＝VL+15V因而，通过将这些值代入等式(1)中，确定输出模拟电压Vo如下Vo＝(16/15)VL-(1/15)(VL+15v)＝VL-v类似地，可以获得相应于转换的各数据的模拟电压如下转换的数据 Va Vb Vo00000001VL VL+14v VL-(14/15)v00000010VL VL+13v VL-(13/15)v00010000VL+vVL+15v VL+(1/15)v00010001VL+vVL+14v VL+(2/15)v00100000VL+2v VL+15v VL+(17/15)v图2表示转换的上述数据和模拟输出电压之间的关系。这样，根据上述实施例，可能使用传统上要求的将4个比特数据转换为模拟电压的16个电阻将8个比特的数据转换为模拟电压。通常，可以使用传统上要求的将n个比特数据转换为模拟电压的电阻转换2n个比特数据。在这种情况下，提供了串联连接的2n个电阻、用于n个最高有效位的2n FET和用于n个最低有效位的2n FET，而电阻rb的值设为2n-1R。虽然在上述实施例中，转换的数据被划分两组数据，而且由于均由解码器和FET形成的许多电路以相应于各组数据的方式安排，转换的数据可以划分为更多组数据，而且由于均由解码器和FET形成的许多电路可以用相应于各组数据的方式安排。例如，图3表示根据本专利技术第二实施例的D/A转换器，其中转换的3n个比特数据划分为3组n个比特数据，并且以相应于n个最高有效位的方式安排解码器11和2n FET的12、12…..，以相应于n个中间有效位的方式安排反相电路14、解码器15和FET的16、16……，和以相应于n个最低有效位的方式安排反相电路18、解码器19和FET的20、20……。在图中，标号r0至r(2n-1)指串联连接的并且具有相同电阻值的电阻。将FET的12、12……共同连接的公共结点的电压输入到运算放大器22，将FET的16、16……共同连接的公共结点的电压输入到具有增益1的运算放大器23，并将FET的20、20……共同连接的公共结点的电压输入到具有增益1的运算放大器24。而且，将电阻27(电阻值(2n-1)R)插在运算放大器23的输出和运算放大器22的反相输入之间，将电阻28(电阻值(22n-1)R)插在运算放大器24的输出和运算放大器22的反相输入之间，并且将电阻26(电阻值R)插在运算放大器22的输出和运算放大器22的反相输入之间。根据如上构成的D/A转换器，在FET的16、16……的公共结点的电压减小1/2n，而FET的20、20……的公共结点的电压减小1/22n，这两个电压都加在FET的12、12……的公共结点的电压上。运算放大器22经输出端DO输出相加的结果作为相应于转换的数据的模拟电压。下面，描述根据本专利技术的第三实施例的D/A转换器。图4表示D/A转换器的整体安排，而图5是用于说明D/A转换器操作的时间图。说明的D/A转换器将2n个比特数据转换为模拟信号，并与上述实施例的区别在于在分时的基础上使用单个串联连接的电阻串两次。在图4中，符号DI指输入端，在分时的基础(见图5(a))上以n个比特为单元提供转换的2n个比特数据。标号30指n比特解码器。标号31、31……指串联连接的并且具有电阻值的电阻串，而标号32、32……指由解码器30的输出导通和截止的FET。FET的32、32……具有连接到电阻31、31……之间的各结点的源极和共同连接到公共结点34的漏极。标号35指采样保持电路，包括FET36；采样保持电容器37；和具有增益1的运算放大器38。当提供给FET36的栅极的信号S1(见图5(b))是逻辑1时，FET36导通，从而，在公共结点34的电压加到电容器37为其充电。另一方面，当信号S1变为逻辑值0时，FET36截止，从而由本文档来自技高网...

【技术保护点】
一种数模转换器，包括： 多个串联连接的电阻； 第１至第ｍ个选择装置，根据通过将转换的数据划分为以所述数据最高有效位到最低有效位的顺序连续排列的各组ｎ个位获得的各第１至第ｍ个数据，选择地输出所述多个电阻之间的各结点电压；和 运算装置，将所述第２至第ｍ个选择装置的输出电压减小为其１／２（ｍ－１）ｎ，然后将减小的电压加到所述第１选择装置输出的电压或从所述第１选择装置输出的电压减去减小的电压。

【技术特征摘要】
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【专利技术属性】
技术研发人员：户田彰彦，前岛利夫，野吕正夫，
申请(专利权)人：雅马哈株式会社，
类型：发明
国别省市：JP[日本]