译码器、相加－比较－选择单元和其方法技术

一种译码器、相加－比较－选择单元和其方法，特别涉及相加－比较－选择方法和相加－比较－选择方法单元。相加－比较－选择方法用于产生具有一第一位对和一最大有效位对的第一路径值，其中每个位对以冗余数表示，具有一高位和一低位，相加－比较－选择方法包括产生上述第一路径值的第一位对及第一进位值，根据第一进位值产生第一路径值的ＭＳＢ，限制第一路径值的上述ＭＳＢ在第一预定值，比较第一及第二路径值的上述ＭＳＢ，用以根据最大似然选择方法来判定ＭＳＢ决定信号，储存第一路径值的上述ＭＳＢ做为先前第一路径值，以及当第一及第二路径值的上述ＭＳＢ的高位到达第一预定值时，重置上述第一路径值的上述ＭＳＢ到第二预定值。

【技术实现步骤摘要】

本专利技术是有关于通讯系统内的译码器，尤指译码器内的相力口 -比较-选4奪(Add- Compare — Select, ACS)单元和其方法。技术背景数字通讯系统通常使用巻积编码(convolutional encoding) 在传送数据时来降低噪声和干扰。巻积编码的数据可由接收器 内的巻积译码器复原。维特比(Viterbi)译码器是一种已知译码 器，用于达到i奪码巻积编码的最大似然(maximum likelihood), 利用从多个可能的编码序列中选择出 一种编码序列来译码接收 到的数据。相加-比较-选择单元是维特比译码器中的主要动 作元件。相加-比较-选择单元比较所有可能的编码序列的机 率来决定一种最可能的序列。巻积译码器可以使用通道运行管 理(pipeline)、预先查找(look- ahead)以及平行运作(parallelism) 的技术来加强运算速度、电路大小以及制造成本。有鉴于此，本专利技术提出 一相加-比较-选4奪单元和其方 法，能够使用通道运行管理、预先查找以及平行运作的技术来 最小化电路大小而不会降低电路效能。
技术实现思路
本专利技术提出 一 种相加-比较-选4, (Add - Compare -Select, ACS)单元，产生具有 一 第 一位对(bit - pair)和 一 最大有 效位对(Most Significant Bit- pair, MSB)的第 一 路径值(path metrics), 其中每个位对以冗余数(redundant number)表示，具有 一高位和一低位，上述ACS单元包括第一ACS电路、限制电路、 MSB最大值选择单元、MSB储存单元以及重置单元。该第一ACS 电路，产生上述第 一路径值的上述第 一位对以及第 一进位值 (carry)。该限制电^各，耦接上述第一ACS电路，根据上述第一 进位值产生上述第 一路径值的上述MSB,以及限制上述第一路 径值的上述MSB在一第一预定值。该MSB最大值选4奪单元，耦 接上述限制电路以及另 一个ACS单元，从上述另 一个ACS单元 接收第二路径值的M S B,以及比较上述第 一 以及第二路径值的 上述MSB用以4艮据最大似然选择方法(maximum likelihood selection)来判定MSB决定信号。该MSB储存单元，耦接上述 MSB最大值选择单元，储存上述第 一 路径值的上述MSB做为先 前第一路径值。该重置单元，耦接上述MSB最大值选择单元以 及上述MSB储存单元，当上述第 一 以及第二路径值的上述MSB 的高位到达上述第 一预定值时，重置上述第 一路径值的上述 MSB到一第二预定值。此外，本专利技术另提出一种译码器，包括分支值单元、相加 -比较-选择单元以及存活值单元。该分支值单元从输入数据 计算分支值。该相加-比较-选择单元，耦接上述分支值单元， 接收该分支值和从一第二相加-比较-选择单元而来的第二路 径值用以产生具有 一 第 一位对和 一 最大有效位对的第 一路径值 以及一存活值(survivor metrics),其中每个位对以冗余数表示， 具有一高位和一低位，该相加-比较-选择单元包括第一ACS 电路以及MSB ACS电^各。该第一ACS电路产生上述第 一路径值 的上述第一位对、第一进位以及上述存活值。该最大有效位对 电路包括限制电路、MSB最大值选择单元、MSB储存单元以及 重置单元。该限制电路，耦接上述第一ACS电路，根据上述第 一进位值产生上述第 一路径值的上述MSB,以及限制上述第一 路径值的上述MSB在一第一预定值。该MSB最大值选4奪单元，耦接上述限制电路以及另 一个ACS单元，从上述另 一个ACS单 元接收第二路径值的M S B,以及比较上述第 一 以及第二路径值 的上述MSB用以根据最大似然选择方法(maximum likelihood selection)来判定MSB决定信号。该MSB储存单元，耦接上述 MSB最大值选择单元，储存上述第 一 路径值的上述MSB做为先 前第一路径值。该重置单元，耦接上述MSB最大值选择单元以 及上述MSB储存单元，当上述第 一以及第二路径值的上述MSB 的高位到达上述第 一预定值时，重置上述第 一路径值的上述 MSB到一第二预定值。该存活值单元，耦4妄上述ACS单元，回 溯(tracing back)上述存活路径值用以译码上述输入数据。本专利技术另提出一种相加-比较-选择方法，用于产生具有 一第 一位对和 一 最大有效位对的第一^^径值，其中每个位对以 冗余数表示，具有一高位和一低位，上述相加-比较-选择方法包括产生上述第一路径值的上述第一位对以及第一进位值， 根据上述第 一进位值产生上述第 一路径值的上述MSB,限制上 述第 一路径值的上述MSB在一第 一预定值，比较上述第 一以及 第二路径值的上述MSB，用以根据最大似然选择方法来判定 MSB决定信号，储存上述第 一路径值的上述MSB做为先前第一 路径值，以及当上述第一以及第二路径值的上述MSB的高位到 达上述第 一预定值时，重置上述第 一路径值的上述MSB到 一 第 二预定值。本专利技术所述的译码器、相加-比较_选择单元和其方法， 使用通道运行管理、预先查找以及平行运作的技术来最小化电 路大小而不会降低电路效能。附图说明图l显示本专利技术实施例以维特比译码来使用巻积译码的通讯系统的方块图。图2显示本专利技术实施例中18的方块图。图3a显示使用巻积数据Dc和Radix - 2演算法的部分格状图。图3b图显示使用巻积数据Dc和Radix - 4演算法的部分格状图。图4a显示用于图2中的ACS单元。 图4b显示用于图2中的ACS单元的电i 各图。 图5a显示图4a和图4b内的编码转换器。 图5b显示编码转换器1822的真值表。 图6显示本专利技术实施例中的ACS运作的概念图。 图7显示图4a及图4b中相加-比较-选才奪单元182a的最大 有效位对的方块图。图8显示图7中MSB的电路图。具体实施方式为使本专利技术的该目的、特征和优点能更明显易懂，下文特 举一4交佳实施例，并配合所附图式，作详细^兌明如下。在此必须说明的是，于下揭露内容中所提出的不同实施例 或范例，是用以说明本专利技术所揭示的不同技术特征，其所描述 的特定范例或排列是用以筒化本专利技术，然非用以限定本专利技术。 此外，在不同实施例或范例中可能重复使用相同的参考数字与 符号，所述重复使用的参考数字与符号是用以说明本专利技术所揭 示的内容，而非用以表示不同实施例或范例间的关系。图l显示本专利技术实施例以维特比译码来使用巻积译码的通 讯系统的方块图，包括巻积编码器IO、调制器12、通讯信道14、 解调制器16和维特比译码器18。巻积编码器IO耦接调制器12、通讯信道14、解调制器16、然后到维特比译码器18。巻积编码器10位于一传输端，编码m位的符号到n位的巻积 数据Dc，其中n大于m,并且m/n是编码率。巻积数据Dc是使用 冗余位(redundant bit)的错误更正码，冗余位由才莫二运算 (modulo - 2)进行巻积处理产生。调制器12接着使用载波频率调 制巻积数据Dc，用以产生存活值SM,其适合用于在通讯信道 14中传送，以及解调制器16解调制调制的信本文档来自技高网...

【技术保护点】
一种相加－比较－选择单元，产生具有一第一位对和一最大有效位对的第一路径值，其中每个位对以冗余数表示，具有一高位和一低位，其特征在于，上述相加－比较－选择单元包括：一第一相加－比较－选择电路，产生上述第一路径值的上述第一位对以及第一进位值；一限制电路，耦接上述第一相加－比较－选择电路，根据上述第一进位值产生上述第一路径值的上述最大有效位对，以及限制上述第一路径值的上述最大有效位对在一第一预定值；一最大有效位对最大值选择单元，耦接上述限制电路以及另一个相加－比较－选择单元，从上述另一个相加－比较－选择单元接收第二路径值的最大有效位对，以及比较上述第一路径值以及上述第二路径值的上述最大有效位对用以根据最大似然选择方法来判定最大有效位对决定信号；一最大有效位对储存单元，耦接上述最大有效位对最大值选择单元，储存上述第一路径值的上述最大有效位对做为先前第一路径值；以及一重置单元，耦接上述最大有效位对最大值选择单元以及上述最大有效位对储存单元，当上述第一路径值以及上述第二路径值的上述最大有效位对的高位到达上述第一预定值时，重置上述第一路径值的上述最大有效位对到一第二预定值。

【技术特征摘要】
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【专利技术属性】
技术研发人员：李盈，林振荣，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]