生成最小脉冲宽度的相位频率检测器制造技术

相位频率检测器比较基准时钟信号和反馈时钟信号从而在一个或多个输出信号中生成脉冲。所述一个或更多个输出信号具有最小脉冲宽度。所述相位频率检测器具有温度感测电路。所述相位频率检测器用所述温度感测电路调整所述一个或更多个输出信号的最小脉冲宽度，从而补偿所述相位频率检测器的温度变化。

【技术实现步骤摘要】
生成最小脉冲宽度的相位频率检测器
0001本专利技术涉及电子电路，更具体地，涉及生成具有最小脉冲宽度信号的相位频率检测器。技术背景0002相锁环(PLL)是具有电压或电路驱动的振荡器的电子电路， 该振荡器通常被调整到与基准时钟信号相匹配(且因此被锁定在)基 准时钟信号的频率上。除了通过保持其被设置在特定频率上以稳定特 定的通信信道，PLL还可用来生成信号、调制或解调信号、重构低噪 声信号或对频率执行乘或除操作。0003除了振荡器外，PLL通常包括相位频率检测器(PFD)，电荷 泵和环路滤波器。PFD响应于基准时钟信号和来自振荡器的反馈时钟 信号之间的相位和频率差在输出信号中生成脉冲。当基准和反馈时钟 信号的相位和频率相同时，PLL处于锁定模式，且PFD输出信号中不 生成脉冲。当PFD在锁定模式中不生成脉冲时，电荷泵不提供电荷给 环路滤波器。结果，电荷泄漏出环路滤波器，且环路滤波器上的控制 电压漂移偏离稳定值。0004为了防止控制电压漂移，多数PLL在PFD的输出信号中提供 良好定义的最小短脉冲宽度。然而，在锁定模式中生成最小脉冲宽度 的PFD对基准时钟信号和反馈时钟信号中小的相位差更敏感。0005如果PFD的最小脉冲太窄，贝ijPLL具有较大静态相位误差。 如果PFD的最小脉冲太宽，则PLL具有较长的锁定时间。如果上下电 荷泵电流源不相等，则来自PFD的较宽的最小脉冲可放大电荷中的任 何差异，当PLL处于锁定模式时，该差异被提供给环路滤波器并从其 中除去。结果，太宽的最小脉冲可引入更大的偏移到PLL环中。0006因此，需要提供具有可控制最小脉冲宽度的相位频率检测器。
技术实现思路
0007相位频率检测器比较基准时钟信号和反馈时钟信号从而在一 个或更多个输出信号中生成脉冲。该一个或更多个输出信号具有最小 脉冲宽度。0008依照本专利技术的某些实施例，相位频率检测器包括温度感测电 路。相位频率检测器用温度感测电路调整一个或更多个输出信号的最 小脉冲宽度从而补偿温度变化。0009依照本专利技术的其它实施例，相位频率检测器感测二极管两端 的电压，并响应于二极管两端电压的变化来调整相位频率检测器输出 信号的最小脉冲宽度。依照本专利技术进一步的实施例，提供了用于感测 相位频率检测器温度并调整相位频率检测器输出信号的最小脉冲宽度 从而补偿温度变化的方法。0010本专利技术其它的目的、特征和优点会在考虑了下面详细说明和 附图后变得明显。附图说明0011图1图示说明可以包括本专利技术技术的相锁环(PLL)的示例。0012图2是图示说明响应于由相位频率检测器生成的UP和DN脉 冲PLL控制电压变化的曲线。0013图3是依照本专利技术实施例的时序图，其图示说明相位频率检 测器的DN输出信号中最小脉冲宽度的示例。0014图4图示说明依照本专利技术的实施例可调整UP和DN输出信号 的最小脉冲宽度的相位频率检测器。0015图5图示说明依照本专利技术的另一实施例具有两个交替延迟路 径的脉冲宽度发生器的示例。0016图6A图示说明依照本专利技术进一步的实施例包括温度敏感二极 管的脉冲宽度发生器的示例。0017图6B图示说明依照本专利技术另一个实施例的可编程电流镜的第一示例。0018图6C图示说明依照本专利技术又一个实施例的可编程电流镜的第二示例。0019图7是可体现本专利技术技术的现场可编程门阵列(FPGA)的简 化框图。0020图8是可执行本专利技术实施例的电子系统的框图。具体实施方式0021图1图示说明可包括本专利技术实施例的相锁环(PLL) 100的示 例。PLL100包括相位频率检测器(PFD) 101、电荷泵(CP) 102、环 路滤波器(LF) 103、电压控制振荡器(VCO) 104、反馈除法器(feedback divider) 105和锁定检测电路(LD) 106。 VCO 104生成VCO输出时 钟信号。反馈除法器105包括计数器电路，该计数器电路将VCO输出 时钟信号的频率细分从而生成反馈时钟信号(FCLK)。0022PFD101比较基准时钟信号(RCLK)的相位和频率与反馈时 钟信号(FCLK)的相位和频率。PFD101响应于RCLK和FCLK的相 位和频率差来改变其UP和DN输出信号中的脉冲宽度，直到FCLK和 RCLK的相位和频率相同。通常，在数字信号处于逻辑高电平状态时， 脉冲指时间周期。然而，依照本专利技术可替换实施例，在数字信号处于 逻辑低电平状态时，脉冲也可指时间周期。0023PFD101的UP和DN输出信号被传输给电荷泵102的输入。 电荷泵102响应于UP信号中的脉冲来发送电荷给环路滤波器103中的 电容器，使得电压VCTR增加。电荷泵102响应于DN信号中脉冲来 耗尽来自环路滤波器103中电容器的电荷，从而使得电压VCTR降低。 VCO 104根据VCTR的电压选择VCO输出时钟信号的频率。0024如果FCLK的频率小于RCLK的频率，则PFD 101增加输入 到电荷泵102的UP脉冲的持续时间。响应于UP脉冲，电荷泵102输 送更多电荷给环路滤波器103，从而使电压VCTR增加，并使VCO 104 增加VCO输出时钟信号的频率，直到FCLK和RCLK的频率匹配。0025如果FCLK的频率大于RCLK的频率，则PFD 101增加输入 观电荷泵102的DN脉冲的持续时间。响应于DN脉冲，电荷泵102 从环路滤波器103中除去电荷，从而使电压VCTR降低，并使VCO 104 减小VCO输出时钟信号的频率，直到FCLK和RCLK的频率匹配。0026当FCLK和RCLK的相位和频率相同时，PLL 100处于锁定模式。锁定检测电路106监视UP和DN输出信号从而判断FCLK的相 位和频率是否被锁定在RCLK的相位和频率上。当PLL 100处于锁定 模式时，电压VCTR理想地处于稳定值。然而，即使PLL 100处于锁 定模式，过程失配和其他因素也可能引起RCLK相位和FCLK相位之 间小的相位差。锁定模式中的相位偏差被称为静态相位误差。0027图2是曲线图，其图示说明响应于PFD 101所生成的UP和 DN信号中的脉冲，控制电压VCTR变化的曲线图。垂直轴表示控制电 压变化(AVCTR)。如果UP脉冲和DN脉冲之间的差为零，则控制 电压VCTR理想地在图2中实线201上的原点处保持恒定。0028然而，实际上，当PFD在一定时间段上不生成UP或DN脉 冲时，或UP和DN脉冲太小以至电荷泵102无法检测时，电荷会泄漏 或离开环路滤波器103中的电容器，而使电压VCTR改变。随着电压 VCTR改变，VCO 104改变VCO输出信号的频率，使得当PLL 100处 于锁定模式时引起脉冲偏移和增大的输出抖动，如图中虚线202所示。 该类行为被称为死区(dead-band)。0029为了防止死区，PFD 101可在UP和DN输出信号中生成良好 定义的最小短脉冲宽度。防止控制电压漂移的脉冲宽度最小值主要是 通过电荷泵最小输入脉冲宽度和PFD输出信号的电平升降特征判断的。0030图3是时序图，其图示说明PFD 101的DN输出信号中最小 脉冲宽度的示例。在图3中，基准时钟信号RCLK引导反馈时钟信号 FCLK，在DN信号中生成系列脉冲，在UP信号中生成较长的脉冲。 图3本文档来自技高网...

【技术保护点】
一种集成电路，其包括：　　　　相位频率检测器，其比较第一和第二时钟信号从而在所述相位频率检测器的第一输出信号中生成脉冲，　　　　其中所述相位频率检测器包括温度感测电路，且所述相位频率检测器用所述温度感测电路调整所述第一输出信号的最小脉冲宽度。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：TT黄，S舒马拉耶夫，章万里，
申请(专利权)人：阿尔特拉公司，
类型：发明
国别省市：US[美国]