一种读数据的方法和CPLD/FPGA技术

本说明书提供一种读数据的方法和CPLD/FPGA，该方法包括：当获知CPU侧的CS端和OE端处于低电位时，构建N个周期脉宽的读请求信号发送给第二CPLD/FPGA，接收第二CPLD/FPGA发送的N个周期脉宽的应答信号，并根据所述N个周期脉宽的应答信号采样第二CPLD/FPGA发送的N个周期脉宽的数据读取值，将N个周期脉宽的数据读取值发送给CPU，以使CPU执行读数据。通过该方法，可以有效节省CPLD/FPGA与CPLD/FPGA间的走线数量，节约CPLD/FPGA管脚资源。节约CPLD/FPGA管脚资源。节约CPLD/FPGA管脚资源。

【技术实现步骤摘要】
一种读数据的方法和CPLD/FPGA


[0001]本公开涉及通信
，尤其涉及一种读数据的方法和CPLD/FPGA。

技术介绍

[0002]随着数字电路的发展，芯片功能越来越强大、集成度越来越高，同一块电路板上通常会包含若干个功能芯片，芯片之间通过各种各样的总线(如本地总线LocalBus)互通。
[0003]并行总线LocalBus为CPU小系统访问外部器件寄存器较为常见的一种专有访问方式，其中，该外部器件如CPLD/FPGA，即CPLD(复杂可编程逻辑器件，Complex Programmable Logic Device)和/或FPGA(现场可编程门阵列，Field
‑
Programmable Gate Array)。在该种访问方式中，由片选、地址锁存、读、写、AD地址数据复用信号构成，这些信号从CPU芯片管脚直出，访问速度虽然较串行方式快，但走线数量太多一般有36根，增加了PCB走线复杂度，占用外部器件(如CPLD/FPGA)管脚资源。

技术实现思路

[0004]本公开提供了一种读数据的方法本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种读数据的方法，其特征在于，所述方法应用于第一CPLD/FPGA，所述第一CPLD/FPGA一端连接第二CPLD/FPGA，所述方法包括：当获知CPU侧的CS端和OE端处于低电位时，构建N个周期脉宽的读请求信号发送给第二CPLD/FPGA；接收第二CPLD/FPGA发送的N个周期脉宽的应答信号，并根据所述N个周期脉宽的应答信号采样第二CPLD/FPGA发送的N个周期脉宽的数据读取值；将N个周期脉宽的数据读取值发送给CPU，以使CPU执行读数据；其中，N大于等于2，每个周期脉宽的读请求信号对应部分读地址。2.根据权利要求1所述的方法，其特征在于，所述构建N个周期脉宽的读请求信号发送给第二CPLD/FPGA，包括：获取第二CPLD/FPGA的地址位数；将所述地址位数分割，并根据分割结果构建N个周期脉宽的读请求信号。3.根据权利要求2所述的方法，其特征在于，所述将所述地址位数分割，并根据分割结果构建N个周期脉宽的读请求信号，包括：将所述地址位数等分分割，并根据等分分割结果构建N个周期脉宽的读请求信号。4.根据权利要求1所述的方法，其特征在于，构建N个周期脉宽的读请求信号发送给第二CPLD/FPGA，包括：获取周期脉冲时钟信号，依照周期脉冲时钟信号的边沿逐个发送周期脉宽的读请求信号发送给第二CPLD/FPGA。5.根据权利要求1所述的方法，其特征在于，所述并根据所述N个周期脉宽的应答信号采样第二CPLD/FPGA发送的N个周期脉宽的数据读取值，包括：获取周期脉冲时钟信号，依照周期脉冲时钟信号的边沿采样第二CPLD/FPGA发送的N个周期脉宽的数据读取值。6.一种读数据的方法，其特征在于，所述方法应用于第二CPLD/FPGA，所述第二CPLD/FPGA一端连接第二CPLD/FPGA，所述方法包括：接收第一CPLD/FPGA发送的N个周期脉宽的读请求信号，其中，每个周期脉宽的读请求信号对应部分读地址；向第一CPLD/FPGA发送N个周期脉宽的应答信号以及N个周期脉宽的数据读取值，以使所述第一CPLD/FPGA根据N个周期脉宽的应答信号对N个周期脉宽的数据读取值采样。7.一种写数据的方法，其特征在于，所述方法应用于第一CPLD...

【专利技术属性】
技术研发人员：应伟兵，陈荣华，周芳平，
申请(专利权)人：新华三技术有限公司合肥分公司，
类型：发明
国别省市：