公开了包括单个或并联相反极性ＦＥＴ的ＦＥＴ开关，该开关具有从内部功率轨驱动的阱。在一种情况下，该内部功率轨通过其它驱动ＦＥＴ开关逻辑耦接到正电源或信号电平中较高的一个，其中ＰＭＯＳ ＦＥＴ开关的阱将不允许漏极／源极到阱的二极管被正向偏置。在第二种情况下，第二功率轨逻辑耦接到输入信号或地中较低的一个，其中ＮＭＯＳ ＦＥＴ的阱将不允许漏极／源极到阱的二极管被正向偏置。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及MOSFET器件，尤其涉及用作低接通阻抗开关的 MOSFET器件。
技术介绍
MOSFET开关在许多应用中都可以找到，而且在高频开关应用 中变得很普遍。随着科技的进步，这种晶体管开关变得更小、更快而 且更加功率高效。这些低接通阻抗开关常常用于在使用不同电源的系 统之间传输逻辑数据，例如，5V系统发送和/或从3V系统接收逻辑 信号。 一般来说，电源确定高逻辑电平。这种开关可以将5V、 3.3V 和/或1.8V驱动的逻辑系统彼此耦合到一起。但是，在较低电源电平下的工作会遇到关于MOSFET晶体管中 固有的阈值要求的问题。例如，在具有不同电源的系统中，就会遇到 从一个系统发送的逻辑信号高于接收系统电源的问题。已知过压/欠压 效应会造成灾难性的MOSFET损坏。在题为"Overvoltage/Undervoltage Tolerant Transfer Gate，，的美 国专利No. 6，163，199(，199)中讨论了减轻以上限制的这样一种方 法。，199提供了为过压和欠压保护布置的并联晶体管。，199驱动所涉 及转移晶体管(transfer transistor)的背栅(衬底触点(bulk contact) ) 。 ，199专利与本申请共同被拥有，并且具有共同的专利技术 人。，199专利提供了对现有技术限制及帮助减轻该问题的方法的更具 体讨论。，199专利通过引用被并入于此。其它已知的设计已关注了在通过最小化MOSFET结构中固有的 "体效应，，来降低插入损耗并增加带宽。插入损耗通常可以描述为与假设开关理想相比由于增加了不理想开关而造成的输送到负载的信号 功率的损耗。当FET开关接通且源极和漏极都不在与阱相同电势的时候，体 效应变得很显著。在这种情况下，阱充当另一个栅极(有时候称为"背 栅，，)并在阈值电压中产生局部增加，该阈值电压中的局部增加又会 减小源极和漏极之间的传导。即，开关的接通电阻升高，由于当前电 容的频率滚降(roll-off),这又减小了器件带宽。宽带在这里定义为 插入损耗对频率的连续曲线上的-3dB点。关注于降低体效应和插入损耗的 一种代表性现有技术设计可以 在Burghartz的美国专利No.5，818，099(，099)中找到。该，099专利描述 了具有p阱的n型MOSFET结构，其中p阱利用n型阱与p型衬底 隔离，如，099专利的图6A中所示。现在，这种类型的结构被许多这 种开关的制造商普遍釆用，而且这种相同的基础结构可以在本专利技术的 优选实施方式中用于n型MOSFET结构。，099专利通过引用并入于 此。但是，当有信号电压出现且到转接开关的电源电压被关断时，例 如，当在对发送或接收系统的供电关断之前首先关断对转接开关的供 电时，，099低插入损耗电路实施方式可能会有较大的泄漏。而且，在 掉电期间应当关断的开关有可能变得接通。例如，在图l的现有才支术中，p型MOSFET示为具有典型的阱 到+V的偏置。这确保漏极/源极到阱的pn结型二极管不会变成正向 偏置。但是，如果(通过将电源关掉而)将+V电源接地而同时在端 子A有高逻辑电平，比如说+5V，则MOSFET开关中的pn漏极-阱 二极管是正向偏置的，这会造成给+V电源的输出电容充电的潜在有 害的电流通路。因此，p型MOSFET的阱将被充电，由此使得开关 在应当不通电的时〗矣成为通电的。而且，从漏极和源极到阱的电容， 分别为Cdw和Csw，限制了开关的带宽。在现有技术的MOSFET开关中，仍然存在对掉电工作过程中过 压保护的限制及对插入和带宽损耗的限制。本专利技术就特别针对这些限制。
技术实现思路
现有技术中的限制和问题由提供单个或并联主FET开关的本发 明来解决。主FET的一个或多个阱被驱动，使得漏极/源极到阱的二 极管结在掉电的时候不会变成正向偏置的。此外，开关的插入损耗和 带宽也增强了。对于每个开关主FET，都形成内部的功率轨(power rail)，而 且如果主FET是PMOS,则每个FET的阱都耦合到或功能性地连接 到本地电源或开关输入信号中较高的一个；如果主FET是NMOS， 则每个FET的阱都耦合到或功能性地连接到地或NMOS输入信号中 较低的一个。串联连接的附加FET对跨主开关FET的漏极到源极设置。这些 附加FET的源极连接到主FET的阱，使得任何输入信号都出现在该 主FET的阱上。在这种情况下，每个主FET从漏极或源极到阱的电 容都有效地消除了对于任何AC输入信号的频率滚降。在优选实施方式中，其它FET用于将电源、输入和/或地逻辑选 通(gate)到内部功率轨及主FET的阱。附图说明本专利技术的以下描述参考附图，附图中 图l是现有技术p型MOSFET开关的示意图； 图2是说明本专利技术实施方式的示意性/框图； 图3是本专利技术插入损耗电路增强的实施方式的示意图； 图4是过压保护/掉电电路的示意图； 图5是说明利用本专利技术改善插入损耗的轨迹; 图6是说明通过开态开关(off switch)从输入/输出信号的较低 泄漏的轨迹；图7是在图2、 3和4中所说明实施方式的合成示意图；图8A和8B是可以用于晶体管Ml和M2的PMOS和NMOS 结构的截面图9是显示用于本专利技术实施方式的NMOS和PMOS实现的电路 的示意图IO是插入损耗和带宽增强电路的合成示意图；及 图11是对N型开关M2增强掉电工作电路的电路。具体实施例方式图2是本专利技术实施方式的示意性/框图。Ml是p型MOSFET， 其源极和漏极分别共同连接到n型MOSFET M2的源极和漏极。公 共漏极连接到输入/输出B，而公共源极连接到输入/输出A。当开关 接通时，Ml和M2在A和B之间提供低阻抗连接。术语"开关"单独 地是指Ml、 M2组合、即项13，除非上下文指示有不同的含义(例 如，"M1开关"就仅仅是指M1)。在图2中，输入信号可以在节点A或节点B引入，并且当开关 偏置导通时分别从节点B或A出现。利用反相器IO，当EN(使能) 为高时，M1和M2都接通，而当EN为4氐时，M1和M2都断开。输 入信号Ngate (其为EN)为高时接通M2，为低时断开M2。 Pgate 为低时接通M1，为高时断开M1。如以下所讨论的，块12中的电路 驱动Ml的阱并设计成增强接通电阻、降低插入损耗并增加带宽。块 16中的电路在掉电期间保护MOSFET。注意如本领域技术人员已知的，衬底、背栅、体或阱在这里是 可互换4吏用的。在M1中，p型衬底接地，而M1的阱或背栅被箝位 到至多是比地电势下降大约0.7V的二极管Dl。 Dl是从衬底到p型 MOSFETMl体的本征(寄生)二极管。在这种实施方式中，见图8A， 其中p型衬底接地，而Ml的阱箝位到至多是比地电势下降大约0/7V 的二极管Dl。如在图2和图8B中，M2的背栅B接地，但可以利用类似用于 Ml的项12和16的电路来驱动。参见图9。图3是图l的块12的电路性能增强电路的更具体示意图。PMOS Ml装配到隔离的N阱(见图8A)中，其中该N阱连接到由M3和 M4驱动的基体(bulk) 22。在这种实施方式中，两个p型MOSFET M3和M4从节点A串联连接到节点B，而它们的源极接到连接到Ml 阱的基体22。当ngate为低时，开关13断开，而本文档来自技高网...
【技术保护点】
一种开关，包括： 具有栅极、源极、漏极和阱的第一场效应晶体管ＦＥＴ，其中当该第一ＦＥＴ导通时，输入信号在漏极或源极上被接收，而输出信号分别给出到源极或漏极； 第一内部功率轨； 第二ＦＥＴ，布置成使得当第一ＦＥＴ截止时，该第 二ＦＥＴ导通，从而将第一ＦＥＴ的阱耦接到第一内部功率轨； 第三ＦＥＴ，当输入信号变低时，该第三ＦＥＴ将内部功率轨耦接到正电源；及 第四ＦＥＴ，当正电源变低时，该第四ＦＥＴ将内部功率轨耦接到输入信号，其中第一ＦＥＴ的阱将维持在正电 源或者Ａ输入信号中较高的一个。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：MJ米斯克，J斯图兹，
申请(专利权)人：快捷半导体有限公司，
类型：发明
国别省市：US[美国]
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