一种改善处理器和DDR之间信号串扰的走线结构及PCB板制造技术

本实用新型专利技术涉及改善处理器和DDR之间信号串扰的走线结构及PCB板。所述改善处理器和DDR之间信号串扰的走线结构包括：至少一组走线对，所述走线对包括两条直走线，两条所述直走线的相邻侧均设置有若干高度相同的等腰梯形锯齿铜箔，所述等腰梯形锯齿铜箔的较长底边连接所述直走线；同一直走线上的相邻的等腰梯形锯齿铜箔之间等间距设置，走线对的两条直走线上的等腰梯形锯齿铜箔相互交替排布，且一条直走线上的等腰梯形锯齿铜箔到另一条直走线上与之相邻的等腰梯形锯齿铜箔的距离相等。本实用新型专利技术能够兼顾占据空间小和走线间串扰低的优势，满足处理器和DDR之间高速输出传输需求。满足处理器和DDR之间高速输出传输需求。满足处理器和DDR之间高速输出传输需求。

A wiring structure and PCB board for improving signal crosstalk between processor and DDR

【技术实现步骤摘要】
一种改善处理器和DDR之间信号串扰的走线结构及PCB板


[0001]本技术涉及处理器与DDR之间走线结构领域，尤其涉及一种改善处理器和DDR之间信号串扰的走线结构及PCB板。

技术介绍

[0002]目前，为满足服务器的高速处理需求，在高速服务器的主板设计中，将DDR与处理器之间通道数量的增多，比如，Intel Purley平台每个处理器支持6通道，Eaglestream平台每个处理器可支持DDR 8 通道。
[0003]随着主板上处理器支持DDR通道数量的增多，其DDR走线数量也会大幅增加，为解决按传统常规耦合方式布线带来的PCB板结构空间及叠层数增多，导致生产成本提升问题,早期方案导入直走线上配置规则突起的布线方案，即以压缩各走线间距并在各走线上增加等腰梯形锯齿铜箔，通过直走线上配置规则突起的的布线方式来减少DDR走线空间占据PCB板上面积较大的问题，以降低生产成本。然而，直走线上配置规则突起的的布线设计和按传统无突起直走线的布线设计走线信号质量对比，直走线上配置规则突起的布线设计的串扰幅度偏高，且随着DDR速率提高，直走线上配置规则突起的布线设计带来的串扰幅度会的增多，影响到DDR高速率运行的信号质量。

技术实现思路

[0004]为了解决上述技术问题或者至少部分地解决上述技术问题，本技术提供一种改善处理器和DDR之间信号串扰的走线结构及PCB 板。
[0005]第一方面，本技术提供一种改善处理器和DDR之间信号串扰的走线结构，包括：至少一组走线对，其中，所述走线对包括两条直走线，两条所述直走线的相邻侧均设置有若干高度相同的等腰梯形锯齿铜箔，所述等腰梯形锯齿铜箔的较长底边连接所述直走线；同一直走线上的相邻的等腰梯形锯齿铜箔之间等间距设置，走线对的两条直走线上的等腰梯形锯齿铜箔相互交替排布，且一条直走线上的等腰梯形锯齿铜箔到另一条直走线上与之相邻的等腰梯形锯齿铜箔的距离相等。
[0006]更进一步地，走线对中两条所述直走线之间的间距范围在 9mils
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11mils。
[0007]更进一步地，走线对中两条所述直走线的宽度一致，所述直走线的宽度范围在4mils
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6mils。
[0008]更进一步地，相邻的走线对与走线对之间的耦合间距范围在 15mils
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17mils。
[0009]更进一步地，所述等腰梯形锯齿铜箔的较长底边的长度范围在 5.25mils
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7.25mils，所述等腰梯形锯齿铜箔的较短底边的长度范围在4mils
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6mils，所述等腰梯形锯齿铜箔的高度范围在5mils
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7mils。
[0010]更进一步地，同一直走线上相邻的等腰梯形锯齿铜箔之间的距离范围在25mils
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27mils。
[0011]第二方面，本技术提供一种改善处理器和DDR之间信号串扰的PCB板，所述改
善处理器和DDR之间信号串扰的PCB板设置包括处理器和DDR，处理器和DDR之间连接有所述的改善处理器和DDR之间信号串扰的走线结构。
[0012]本技术实施例提供的上述技术方案与现有技术相比具有如下优点：
[0013]本技术采用至少一组走线对来连接处理器和DDR，所述走线对包括两条直走线，两条所述直走线的相邻侧均设置有若干高度相同的等腰梯形锯齿铜箔，所述等腰梯形锯齿铜箔的较长底边连接所述直走线；同一直走线上的相邻的等腰梯形锯齿铜箔之间等间距设置，走线对的两条直走线上的等腰梯形锯齿铜箔相互交替排布，且一条直走线上的等腰梯形锯齿铜箔到另一条直走线上与之相邻的等腰梯形锯齿铜箔的距离相等。本申请相比若干直走线的布线方式，走线间间隔距离更小，占据空间更小，同时本申请相比多条直走线上设置规律突起的布线方式，本申请将相邻边上设置等腰梯形锯齿铜箔的直走线两两配对形成走线对，并适当增加走线对之间的耦合距离；能够解决多条直走线上设置规律突起的布线方式中，攻击线对与攻击线第二临近走线造成串扰较大的问题，提升处理器和DDR之间在更高速率下的信号传输质量。
附图说明
[0014]此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本技术的实施例，并与说明书一起用于解释本技术的原理。
[0015]为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0016]图1为处理器和DDR之间采用若干直走线的布线方式的示意图；
[0017]图2为处理器和DDR之间采用若干直走线且直走线上配置规则突起的布线方式的示意图；
[0018]图3为本申请实施例提供的一种改善处理器和DDR之间信号串扰的走线结构的示意图；
[0019]图4为图1图2所示布线方式和本申请实施例提供的布线方式的远端串音的示意图。
具体实施方式
[0020]为使本技术实施例的目的、技术方案和优点更加清楚，下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本技术的一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本技术保护的范围。
[0021]需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
[0022]服务器主板设计时，为了满足在有限的空间内提供更多DDR通道的需求，目前方案主要采用如图1所示的直走线或者如图2所示的直走线上配置规则突起的布线方式；图1所示的布线方式直走线间间隔距离要求较大，占据空间较多；图2所示的布线方式，攻击线会对与攻击线第二临近的走线造成更多的串扰噪声。
[0023]实施例1
[0024]参阅图3所示，本技术实施例提供一种改善处理器和DDR之间信号串扰的走线结构，包括：至少一组走线对，其中，所述走线对包括两条直走线，具体实施过程中，走线对中两条所述直走线之间的间距范围在9mils
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11mils；走线对中两条所述直走线的宽度一致，所述直走线的宽度范围在4mils
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6mils。
[0025]两条所述直走线的相邻侧均设置有若干高度相同的等腰梯形锯齿铜箔，具体实施过程中，所述等腰梯形锯齿铜箔的较长底边的长度范围在5.25mils
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【技术保护点】

【技术特征摘要】
1.一种改善处理器和DDR之间信号串扰的走线结构，其特征在于，包括：至少一组走线对，其中，所述走线对包括两条直走线，两条所述直走线的相邻侧均设置有若干高度相同的等腰梯形锯齿铜箔，所述等腰梯形锯齿铜箔的较长底边连接所述直走线；同一直走线上的相邻的等腰梯形锯齿铜箔之间等间距设置，走线对的两条直走线上的等腰梯形锯齿铜箔相互交替排布，且一条直走线上的等腰梯形锯齿铜箔到另一条直走线上与之相邻的等腰梯形锯齿铜箔的距离相等。2.根据权利要求1所述的改善处理器和DDR之间信号串扰的走线结构，其特征在于，走线对中两条所述直走线之间的间距范围在9mils
‑
11mils。3.根据权利要求1所述的改善处理器和DDR之间信号串扰的走线结构，其特征在于，走线对中两条所述直走线的宽度一致，所述直走线的宽度范围在4mils
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6mils。4.根据权利要求1所述的改善处理器和DDR之间信号串扰的走线结构，其特征在于，相邻的走线对与走线对之间的耦...

【专利技术属性】
技术研发人员：武宁，
申请(专利权)人：苏州浪潮智能科技有限公司，
类型：新型
国别省市：