比较器电路和AD转换器制造技术

一种比较器电路，包括：第零电容器，其具有被供给有输入电压的第一端子；第零反相器，其具有在第零节点处连接到该第零电容器的第二端子的输入端子；第一电容器，其具有在第一节点处连接到该第零反相器的输出端子的第一端子；第一反相器，其具有在第二节点处连接到该第一电容器的第二端子的输入端子；第二反相器，其具有在第三节点处连接到该第一反相器的输出端子的输入端子；第零开关，其在第零节点与第一节点之间切换导通状态/切断状态；第一开关，其在第二节点与第三节点之间切换导通状态/切断状态；第二开关，其在第一节点与第三节点之间切换导通状态/切断状态；以及第三开关，其在第三节点与该第二反相器的输出端子之间切换导通状态/切断状态。切换导通状态/切断状态。切换导通状态/切断状态。

【技术实现步骤摘要】
【国外来华专利技术】比较器电路和AD转换器


[0001]本专利技术涉及比较器电路和AD转换器。

技术介绍

[0002]常规地，在各种系统中应用将模拟信号转换成数字信号的ADC(AD转换器)。作为一种ADC，逐次逼近ADC是已知的(例如，如专利文献1中所公开的)。
[0003]逐次逼近ADC包括比较器和DAC(DA转换器)，并且通过比较模拟输入信号和比较器的DAC输出，将模拟输入信号转换为数字输出信号。
[0004]引用列表
[0005]专利文献
[0006]专利文献1：日本专利申请公开号2016
‑
220172。

技术实现思路

[0007]本专利技术要解决的问题
[0008]这里，比较器包括反相器。反相器的阈值电压可以包含偏移。该偏移可以导致来自反相器的不确定的比较判断输出。
[0009]针对上述背景，本专利技术的目的在于提供一种可以防止不确定的比较判断输出的比较器电路。
[0010]用于解决问题的手段
[0011]根据本专利技术的一个方面，比较器电路包含：第零电容器，其被配置为具有输入电压所施加到的第一端子；第零反相器，其被配置为具有在第零节点处连接到第零电容器的第二端子的输入端子；第一电容器，其被配置为具有在第一节点处连接到第零反相器的输出端子的第一端子；第一反相器，其被配置为具有在第二节点处连接到第一电容器的第二端子的输入端子；第二反相器，其被配置为具有在第三节点处连接到第一反相器的输出端子的输入端子；第零开关，其被配置为将第零节点与第一节点之间的路径在导通状态与切断状态之间切换；第一开关，其被配置为将第二节点与第三节点之间的路径在导通状态与切断状态之间切换；第二开关，其被配置为将第一节点与第三节点之间的路径在导通状态与切断状态之间切换；以及第三开关，其被配置为将第三节点与第二反相器的输出端子之间的路径在导通状态与切断状态之间切换(第一配置)。
[0012]在上述第一配置中，优选地，还提供第三反相器，其被配置为具有在第四节点处连接到第二反相器的输出端子的输入端子(第二配置)。
[0013]在上述第一配置或第二配置中，优选地，第零反相器至第二反相器被配置为各自包括：PMOS晶体管，其被配置为具有被施加电源电压的源极；以及NMOS晶体管，其被配置为具有连接到PMOS晶体管的漏极的漏极和被施加接地电势的源极。PMOS晶体管的栅极和NMOS晶体管的栅极可以被配置为短路在一起(第三配置)。
[0014]在上述第三配置中，优选地，还提供了一种电源开关，其被配置为将电源电压的施
加端子和PMOS晶体管的源极之间的路径在导通状态和切断状态之间切换(第四配置)。
[0015]在上述第四配置中，优选地，在电源开关关断(off)的情况下，相等的电势被施加到包括在第一反相器和第二反相器中的至少一个中的PMOS晶体管的栅极和背栅极(第五配置)。
[0016]在上述第五配置中，优选地，还提供了一种开关，其被配置为将背栅极和接地电势的施加端子之间的路径在导通状态和切断状态之间切换(第六配置)。
[0017]在上述第五配置中，优选地，第三节点和第二节点中的至少一个用PMOS晶体管被上拉(第七配置)。
[0018]根据本专利技术的另一方面，优选地，AD转换器包括根据上述任何一种配置的比较器电路、被配置为生成DAC数据(其为数字数据)的DAC数据生成器、DAC(DA转换器)和输出信号生成器。该比较器电路可以被配置为对输入信号(其为模拟信号)进行采样，并且将所采样的输入信号与由所述DAC转换所述DAC数据而产生的模拟数据进行比较。该DAC数据生成器可以被配置为根据该比较器电路的比较结果来更新DAC数据。该输出信号生成器可以被配置为根据该比较器电路的比较结果来确定输出信号的比特数据。
[0019]本专利技术的有利效果
[0020]利用根据本专利技术的比较器电路，可以防止不确定的比较判断输出。
附图说明
[0021]图1是示出根据本专利技术的一个实施例的AD转换器的配置的图；
[0022]图2是示出根据第一比较例的比较器的配置的图；
[0023]图3是示出根据第一比较例的比较器中每个节点电压的行为的一个示例的图；
[0024]图4是示出根据第二比较例的比较器的配置的图；
[0025]图5是示出根据第二比较例的比较器中每个反相器的特性的图；
[0026]图6是示出根据第二比较例的比较器中每个节点电压的行为的一个示例的图；
[0027]图7是示出根据本专利技术的一个实施例的比较器的配置的图；
[0028]图8是示出根据本专利技术实施例的比较器中每个节点电压的行为的一个示例的图；
[0029]图9是示出根据本专利技术的一个实施例的比较器的配置的图；
[0030]图10是示出根据本专利技术变型例的比较器的配置的图；以及
[0031]图11是示出根据本专利技术另一变型例的比较器的配置的图。
具体实施方式
[0032]下面将参考附图描述本专利技术的示例性实施例。
[0033]<ADC的配置>
[0034]图1是示出根据本专利技术的一个实施例的ADC(AD转换器)10的配置的框图。ADC 10将输入信号IN(其为模拟信号)转换为输出信号OUT(其为数字信号)，并且输出结果。ADC 10执行所谓的逐次逼近AD转换。
[0035]AD转换器10包括比较器1、比较锁存器2、数据锁存器3、DAC数据生成器4、DAC(DA转换器)5、开关6及开关7。
[0036]比较器1将输入信号IN与从DAC 5输出的模拟数据进行比较，并输出比较判断输出
CMPOUT作为比较结果。更具体地，比较器1对输入信号IN进行采样并将其与模拟数据进行比较。
[0037]比较锁存器2保持来自比较器1的比较判断输出CMPOUT。也就是说，比较锁存器2保持高或低的一个比特信号。
[0038]数据锁存器(输出信号生成器)3根据由比较锁存器2保持的数据为每个比特保持高数据或低数据，并且保持预定比特数(例如，12比特)的数据。由数据锁存器3保持的预定比特数的数据被输出为输出信号OUT。
[0039]DAC数据生成器4被配置为逐次逼近寄存器(SAR)并且根据由比较锁存器2保持的数据来生成DAC数据，该DAC数据是数字数据。DAC数据由DAC 5转换为模拟数据。
[0040]开关6将输入信号IN到比较器1的输入路径在导通状态和切断状态之间切换。开关7将从DAC 5输出的模拟数据到比较器1的输入路径在导通状态和切断状态之间切换。
[0041]<逐次逼近AD转换>
[0042]将给出对用于在ADC 10中将输入信号IN转换为输出信号OUT的逐次逼近AD转换操作的描述。逐次逼近型AD转换操作包括采样操作和比较操作。这里，作为一个示例，假设ADC 10执行12比特AD转换。
[0043]首先，在开关本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种比较器电路，包括：第零电容器，所述第零电容器被配置为具有输入电压所施加到的第一端子；第零反相器，所述第零反相器被配置为具有在第零节点处连接到所述第零电容器的第二端子的输入端子；第一电容器，所述第一电容器被配置为具有在第一节点处连接到所述第零反相器的输出端子的第一端子；第一反相器，所述第一反相器被配置为具有在第二节点处连接到所述第一电容器的第二端子的输入端子；第二反相器，所述第二反相器被配置为具有在第三节点处连接到所述第一反相器的输出端子的输入端子；第零开关，所述第零开关被配置为将所述第零节点和所述第一节点之间的路径在导通状态与切断状态之间切换；第一开关，所述第一开关被配置为将所述第二节点和所述第三节点之间的路径在导通状态和切断状态之间切换；第二开关，所述第二开关被配置为将所述第一节点和所述第三节点之间的路径在导通状态和切断状态之间切换；以及第三开关，所述第三开关被配置为将所述第三节点和所述第二反相器的输出端子之间的路径在导通状态和切断状态之间切换。2.根据权利要求1所述的比较器电路，还包括第三反相器，所述第三反相器被配置为具有在第四节点处连接到所述第二反相器的所述输出端子的输入端子。3.根据权利要求1或2所述的比较器电路，其中，所述第零反相器至所述第二反相器被配置为各自包括PMOS晶体管，所述PMOS晶体管被配置为具有被施加电源电压的源极，以及NMOS晶体管，所述NMOS晶体管被配置为具有连接到所述PM...

【专利技术属性】
技术研发人员：藤本善昭，
申请(专利权)人：罗姆股份有限公司，
类型：发明
国别省市：