一种确保高速ADC采样信噪比指标的设计方法技术

本发明专利技术公开了一种确保高速ADC采样信噪比指标的设计方法，包括以下步骤：S1、ADC采样电路设计中，确定ADC采样信噪比指标的主要决定因素跟辅助决定因素；S2、对主要决定因素进行优化，从而达到最优ADC采样信噪比主要决定因素指标；S3、对辅助决定因素进行优化，从而达到最优ADC采样信噪比辅助决定因素指标。有益效果：本发明专利技术介绍的设计方法，可应用于任何使用高速ADC模拟采样的设计中，适用于电子通信和雷达接收探测等领域，该设计方法有诸多益处，设计思路明确、设计实施明确、板卡设计一次成功、节约研发成本、缩短研发周期及保证产品接收性能等。收性能等。收性能等。

A design method to ensure the SNR index of high-speed ADC sampling

【技术实现步骤摘要】
一种确保高速ADC采样信噪比指标的设计方法


[0001]本专利技术涉及通信电子领域，具体来说，涉及一种确保高速ADC采样信噪比指标的设计方法。

技术介绍

[0002]随着通信电子行业的技术发展，对模拟信号的数字采集应用愈发广泛，ADC采样后数字信号的信噪比指标要求越来越高，采样频率越来越高，高速采样频率范围由几十兆赫兹到几十G赫兹，目前实现模拟信号转换为数字信号的方法为，使用高速ADC采样芯片对模拟信号进行采样，再输出数字信号，用于后续处理分析，为使采样信号不失真，ADC芯片采集后的数字信号需具备较高的信噪比指标，以满足后续处理分析的需要，获取相应的信息；采样信号的信噪比由ADC芯片和采样电路设计决定，根据应用需求，ADC芯片选型较为简易，但采样电路设计不一定能够保证ADC芯片采样信噪比指标的充分发挥，不同设计者设计的采样电路，信噪比指标设计不尽相同，难以发挥ADC芯片的优异性能，无法充分保证应用功能的实现。
[0003]针对相关技术中的问题，目前尚未提出有效的解决方案。

技术实现思路

[0004]本专利技术的目的在于提供一种确保高速ADC采样信噪比指标的设计方法，该专利技术适用于几十兆赫兹至几十G赫兹，在该范围内，按照本专利技术介绍的设计方法，可实现ADC采样信噪比指标的充分发挥，以解决上述
技术介绍
中提出的问题。
[0005]为实现上述目的，本专利技术提供如下技术方案：
[0006]一种确保高速ADC采样信噪比指标的设计方法，包括以下步骤：
[0007]S1、ADC采样电路设计中，确定ADC采样信噪比指标的主要决定因素跟辅助决定因素；
[0008]S2、对主要决定因素进行优化，从而达到最优ADC采样信噪比主要决定因素指标；
[0009]S3、对辅助决定因素进行优化，从而达到最优ADC采样信噪比辅助决定因素指标。
[0010]进一步的，上述主要决定因素跟辅助决定因素分别包括：ADC芯片信噪比指标、ADC芯片模拟供电噪声指标、采样时钟抖动指标、时钟电路供电噪声指标、采样时钟电平标准中的一种或多种
[0011]进一步的，所述步骤S1ADC采样电路设计中，确定ADC采样信噪比指标的主要决定因素跟辅助决定因素，当所述主要决定因素为采样时钟抖动指标，此时，所述辅助决定因素为模拟供电噪声指标。
[0012]进一步的，所述采样时钟抖动指标影响因素包括：BUFFER芯片、LVPECL电平和ADC采样芯片的采样时钟输入引脚处进行阻抗匹配设计。
[0013]进一步的，所述模拟供电噪声指标影响因素包括ADC芯片的模拟供电噪声和时钟电路的供电噪声。
[0014]根据本专利技术的另一个方面，提供了一种采样时钟抖动指标优化方法，该方法包括以下步骤：
[0015]S21、通过高速ADC芯片手册查询到现有的满足采样信噪比指标要求的采样时钟抖动指标，即，满足ADC芯片手册的BUFFER芯片、满足ADC芯片手册的LVPECL电平和满足ADC芯片手册的ADC采样芯片的采样时钟输入引脚处进行阻抗匹配；
[0016]S22、根据满足ADC芯片手册的BUFFER芯片选择时钟BUFFER芯片；
[0017]S23、所选时钟BUFFER芯片输出电平标准为LVPECL电平；
[0018]S24、根据满足ADC采样芯片的采样时钟输入引脚处进行阻抗匹配选择ADC采样芯片的采样时钟输入引脚。
[0019]进一步的，上述步骤S22根据满足ADC芯片手册的BUFFER芯片选择时钟BUFFER芯片中，所述时钟BUFFER芯片时钟抖动参数应优于ADC芯片对采样时钟抖动指标的要求；
[0020]上述S23所选时钟BUFFER芯片输出电平标准为LVPECL电平中，使用戴维宁阻抗匹配方式，满足要求。
[0021]根据本专利技术的另一个方面，提供了一种模拟供电噪声指标的优化方法，该方法包括以下步骤：
[0022]S31、通过高速ADC芯片手册查询到现有的满足于需要的第一电源滤波器、第一LDO芯片和第一去耦电容；
[0023]S32、参考第一电源滤波器，选择性能优异的电源滤波器添加到模拟ADC芯片的模拟供电输入电源和时钟电路的供电输入电源；
[0024]S33、参考第一LDO芯片，选用LDO芯片作为ADC芯片的模拟供电和时钟电路的供电的电平转换芯片；
[0025]S34、参考第一去耦电容，在ADC芯片的模拟供电和时钟电路的供电链路上合理放置去耦电容。
[0026]进一步的，上述步骤S33参考第一LDO芯片，选用LDO芯片作为ADC芯片的模拟供电和时钟电路的供电的电平转换芯片中，在选用LDO芯片应当选择电源抑制比大的以及噪声电压幅度小的。
[0027]与现有技术相比，本专利技术具有以下有益效果：本专利技术介绍的设计方法，可应用于任何使用高速ADC模拟采样的设计中，适用于电子通信和雷达接收探测等领域，该设计方法有诸多益处，设计思路明确、设计实施明确、板卡设计一次成功、节约研发成本、缩短研发周期及保证产品接收性能等。
附图说明
[0028]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0029]图1是根据本专利技术实施例的一种确保高速ADC采样信噪比指标的设计方法的流程图；
[0030]图2是根据本专利技术实施例的采样时钟抖动指标与信噪比关系；
[0031]图3是根据本专利技术实施例的ADC芯片采样时钟抖动指标要求；
[0032]图4是根据本专利技术实施例的时钟BUFFER芯片时钟抖动指标；
[0033]图5是根据本专利技术实施例的时钟BUFFER芯片输出LVPECL电平；
[0034]图6是根据本专利技术实施例的LDO芯片PSRR和Vnoise指标说明；
[0035]图7是根据本专利技术实施例的ADC采样信噪比指标实测结果图。
具体实施方式
[0036]下面，结合附图以及具体实施方式，对专利技术做出进一步的描述：
[0037]请参阅图1，根据本专利技术实施例的一种确保高速ADC采样信噪比指标的设计方法，包括以下步骤：
[0038]S1、ADC采样电路设计中，确定ADC采样信噪比指标的主要决定因素跟辅助决定因素；
[0039]S2、对主要决定因素进行优化，从而达到最优ADC采样信噪比主要决定因素指标；
[0040]S3、对辅助决定因素进行优化，从而达到最优ADC采样信噪比辅助决定因素指标。
[0041]其中，在ADC采样电路设计中，影响ADC采样信噪比指标的因素是多样的，包括ADC芯片信噪比指标、ADC芯片模拟供电噪声指标、采样时钟抖动指标、时钟电路供电噪声指标、采样时钟电平标准等
[0042]另外，所述步骤S1ADC采样电路设计中，确定ADC采样信噪比指标的主要本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种确保高速ADC采样信噪比指标的设计方法，其特征在于，包括以下步骤：S1、ADC采样电路设计中，确定ADC采样信噪比指标的主要决定因素跟辅助决定因素；S2、对主要决定因素进行优化，从而达到最优ADC采样信噪比主要决定因素指标；S3、对辅助决定因素进行优化，从而达到最优ADC采样信噪比辅助决定因素指标。2.根据权利要求1所述的一种确保高速ADC采样信噪比指标的设计方法，其特征在于，上述主要决定因素跟辅助决定因素分别包括：ADC芯片信噪比指标、ADC芯片模拟供电噪声指标、采样时钟抖动指标、时钟电路供电噪声指标、采样时钟电平标准中的一种或多种。3.根据权利要求2所述的一种确保高速ADC采样信噪比指标的设计方法，其特征在于，所述步骤S1 ADC采样电路设计中，确定ADC采样信噪比指标的主要决定因素跟辅助决定因素，当所述主要决定因素为采样时钟抖动指标，此时，所述辅助决定因素为模拟供电噪声指标。4.根据权利要求3所述的一种确保高速ADC采样信噪比指标的设计方法，其特征在于，所述采样时钟抖动指标影响因素包括：BUFFER芯片、LVPECL电平和ADC采样芯片的采样时钟输入引脚处进行阻抗匹配设计。5.根据权利要求3所述的一种确保高速ADC采样信噪比指标的设计方法，其特征在于，所述模拟供电噪声指标影响因素包括ADC芯片的模拟供电噪声和时钟电路的供电噪声。6.一种采样时钟抖动指标优化方法，用于权利要求1和4中所述的确保高速ADC采样信噪比指标的设计方法的实现，其特征在于，该方法包括以下步骤：S21、通过高速ADC芯片手册查询到现有的满足采样信噪比指标要求的采样时钟抖动指标，即，满足ADC芯片手册的BUFFER芯片、满足ADC芯片手册的LVP...

【专利技术属性】
技术研发人员：张鹏泉，
申请(专利权)人：杭州电子科技大学，
类型：发明
国别省市：