电压比较电路制造技术

提供一种耗电量更小的电压比较电路，包括：输入端子（ＩＮ１）与其栅极连接的ＦＥＴ（Ｑ１）；输入端子（ＩＮ２）与其栅极连接的ＦＥＴ（Ｑ２）；双稳态电路；ＡＮＤ电路（Ｇ）；和ＦＥＴ（Ｑ１１）。双稳态电路，供给作为比较的选通信号的脉冲信号（φ），在脉冲信号（φ）为低电平时输出端子（ＯＵＴ１、ＯＵＴ２）的逻辑值为高电平，ＡＮＤ电路（Ｇ）的输出为高电平，使ＦＥＴ（Ｑ１１）导通。在脉冲信号（φ）从低电平变为高电平时，对输入电压进行比较，对应于ＦＥＴ（Ｑ１、Ｑ２）的漏极电流的大小关系，输出端子（ＯＵＴ１、ＯＵＴ２）的其中之一变为低电平，ＡＮＤ电路（Ｇ）的输出为低电平，使ＦＥＴ（Ｑ１）截止。由于ＦＥＴ（Ｑ１、Ｑ２）的源极电流仅在进行比较操作的较短的期间内流动，故实现了耗电量的降低。

【技术实现步骤摘要】

本专利技术涉及电压比较电路，特别是涉及耗电量低的电压比较电路。
技术介绍
近年来，在以便携终端等为代表的各种电子设备中，伴随高功能化、高性能化，所搭载的电路的数量增加，另一方面，小型轻量化的要求也提高，电路的省电处理成为主要的课题。电压比较电路广泛地用作各种电子电路的功能电路块。特别是多用于将模拟信号转换为数字信号的电路，即AD转换电路中。这样的电压比较电路的省电处理也不例外，通过电路方面的研制，降低消耗电流。比如，在专利文献1中，公开有低耗电量的电压比较电路。该电路由如图7所示的双重的触发电路(双锁存型)的电压比较器构成。下面对该电路进行详细说明。在图7中，电压比较电路，包括第1触发器，由1对交叉耦合的n型的场效应晶体管(以下称为“FET”)Q103、Q104构成；n型FET Q101，其源极及漏极分别与FET Q103的源极及漏极连接；和n型FET Q102，其源极及漏极分别与FET Q104的源极及漏极连接。另外，还包括第2触发器，由极性与第1触发器不同的1对交叉耦合的p型FET Q105、Q106构成；p型FET Q107，其源极及漏极分别与p型FET Q105的源极及漏极连接；p型FET Q108，其源极及漏极分别与p型FET Q106的源极及漏极连接；n型FET Q109，其源极、漏极分别连接于FET Q103的漏极与FET Q105的漏极之间；和n型FETQ110，其源极、漏极分别连接于FET Q104的漏极与FET Q106的漏极之间。FET Q107、Q108、Q109、Q110的栅极，共用连接，供给脉冲信号(选通信号)φ。FET Q101、Q102的栅极，分别与信号输入端子IN1、IN2连接，输入应进行比较的电压。另外，FET Q109、Q110的漏极分别与输出端子OUT2、OUT1连接。此外，FET Q101、Q102、Q103、Q104的源极与低电位的电源VSS连接，FET Q105、Q106、Q107、Q108的源极与高电位的电源VDD连接。对如上构成的电压比较电路的操作进行说明。该电路中，初始脉冲信号φ从低电平(电源VSS的电位)开始。在电源VDD的电压为5V、n型FET的阈值电压为0.8V的情况下，优选使输入电压比FETQ101、Q102的阈值电压高1V左右，能够以最高速度使电路进行操作。以下在该条件下进行说明。由于FET Q101、Q102导通，故FET Q103、Q104的漏极电压为零(电源VSS的电位)，FET Q109、Q110为非导通，FET Q107、Q108变为导通，所以输出端子OUT1、OUT2的电位等于电源VDD的电压(高电平)。接着，如果施加脉冲信号φ为高电平(电源VDD的电位)的脉冲，则FET Q109、Q110导通，FET Q107、Q108变为非导通，电流通过FET Q109、Q110流入FET Q103、Q104的触发器。此时，如果信号输入端子IN1的电位高于信号输入端子IN2的电位，则流过FETQ101的电流大于流过FET Q102的电流。FET Q103的漏极电位或FETQ104的漏极电位分别超过阈值电压之前，漏极电流不流过FET Q103、Q104。在FET Q109、Q110导通的初期，以相同的方式对FET Q103的漏极和FET Q104的漏极进行充电，但由于FET Q103的漏极的放电量较多，故FET Q104的漏极(FET Q103的栅极)先超过阈值电压。于是，FET Q103也开始放电，FET Q103的漏极(FET Q104的栅极)的电位不上升。因此，FET Q104的漏极的电位持续上升。因此流过FETQ109的电流大于流过FET Q110的电流。于是，输出端子OUT2的电位低于输出端子OUT1的电位，因此由FET Q105，Q106构成的触发器也进行操作，输出端子OUT2的电位急速地降低。如此输入端子的电位确定输出端子的状态。如上，电压比较电路由双重的触发器构成，确定输出状态所需要的时间较快。另外，由于从输入到输出为完全对称的结构，故可去除偏移电压产生的原因，电源干扰以相等程度施加于两个输入电压上，因此相互抵消，也完全没有相对干扰而进行误操作的危险。另外，在初始状态(脉冲信号φ为低电平)，不消耗电流，即使在比较操作(脉冲信号φ为高电平)中也仅仅消耗微小的电流，由此，实现低耗电量的电压比较电路。另外，在非专利文献1中，也记载了低耗电量的电压比较电路。该电路为与专利文献1的电压比较电路基本相同的结构，但输入级由p型FET的差动放大器构成。专利文献1JP特公平2-34490号文献(图4)非专利文献1ジ-·エム·ュイン(G.M.Yin)他、“8ビット解像度を有する高速CMOS比较器(A High-Speed CMOS Comparatorwith 8-b Resolution)”、(米国)、ァイイ-イ-イ-ジャ-ナルォブソリッドステ-トサ-キット(IEEE Journal of Solid-state Circuits)、27卷2号、1992年2月、p.208～211在现有的电压比较电路中，虽然在初始状态(脉冲信号φ为低电平)不消耗电流，但是在比较操作(脉冲信号φ为高电平)中消耗微小的电流。即，在图7中，脉冲信号φ为高电平，信号输入端子IN1的电位高于信号输入端子IN2的电位。在该状态下，FET Q104、Q105、Q107、Q108处于截止状态，FET Q103、Q106，Q109、FET Q110处于导通状态。于是，通过FET Q106、Q110、Q102而流过微小的电流。另外，在信号输入端子IN2的电位高于信号输入端子IN1的电位时，通过FET Q105、Q109、Q101而流过微小的电流。为了在比较操作中对信号进行放大，需要该微小的电流，但该电流即使在确定了输出状态后仍流动。然而，在现有的电路中，人们长期地认为该电流是不可缺少的，将微小电流作为不得停止的电流而对待。另外，以往，没有进行过减弱该电流以进一步减少耗电量这样的电压比较电路的尝试。
技术实现思路
因此，本专利技术的目的在于提供一种耗电量更小的电压比较电路。为了实现上述目的，本专利技术人着眼于以下方面而完成了本专利技术在电压比较电路的输出状态确定后，流过FET Q101或Q102的电流不是必需的，因而减弱该电流，以减少耗电量。本专利技术的一个方面的电压比较电路，包括第1场效应晶体管，第1输入端子与其栅极连接；和第2场效应晶体管，其源极与第1场效应晶体管连接，第2输入端子与其栅极连接。还包括双稳态电路，该双稳态电路如下构成，被供给时钟信号，在时钟信号为第1逻辑值时，第1输出端子的逻辑值和第2输出端子的逻辑值为相同的逻辑值，在时钟信号从第1逻辑值变为第2逻辑值时，对应于第1场效应晶体管的漏极电流和第2场效应晶体管的漏极电流之间的大小关系，第1输出端子的逻辑值和第2输出端子的逻辑值的其中之一变为不同的逻辑值。还包括电流控制电路，该电流控制电路如下进行控制，在第1输出端子的逻辑值和第2输出端子的逻辑值相同时，使第1和第2场效应晶体管的源极电流流动，在第1输出端子的逻辑值和第2输出端子的逻辑值为相互不同的逻辑值时，中断源极电流。在第1扩展形式的电压比较电路中，优选的是，电流控制电路如本文档来自技高网...

【技术保护点】
一种电压比较电路，其特征在于，包括：第１场效应晶体管，第１输入端子与其栅极连接；第２场效应晶体管，其源极与第１场效应晶体管连接，第２输入端子与其栅极连接；双稳态电路，该双稳态电路如下构成，被供给时钟信号，在上述时钟信 号为第１逻辑值时，第１输出端子的逻辑值和第２输出端子的逻辑值为相同的逻辑值，在上述时钟信号从上述第１逻辑值变为第２逻辑值时，对应于上述第１场效应晶体管的漏极电流和上述第２场效应晶体管的漏极电流之间的大小关系，上述第１输出端子的逻辑值和上述第２输出端子的逻辑值的其中之一变为不同的逻辑值；和电流控制电路，该电流控制电路如下进行控制，在上述第１输出端子的逻辑值和上述第２输出端子的逻辑值相同时，使上述第１和上述第２场效应晶体管的源极电流流动，在上述第１输出端子的逻辑值和上述第 ２输出端子的逻辑值为相互不同的逻辑值时，中断上述源极电流。

【技术特征摘要】
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【专利技术属性】
技术研发人员：汤川彰，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]