一种面向互连裸芯与AXI主设备的转换接口及通信方法技术

本发明专利技术涉及一种面向互连裸芯与AXI主设备的转换接口设计,所述转换接口由互连裸芯面向AXI主设备提供，本质是一种接口转换电路，实现了AXI协议与片上包传输协议之间的转换和通信。通过将互连裸芯所提供的AXI主设备接口与AXI主设备互连即可实现AXI主设备的扩展以及AXI主设备和互连裸芯之间的高速通信。面向AXI主设备的转换接口设计具有独立性以及紧凑的结构，保证了其良好的可移植性和可复用性，满足系统级芯片的模块化设计需求。足系统级芯片的模块化设计需求。足系统级芯片的模块化设计需求。

【技术实现步骤摘要】
一种面向互连裸芯与AXI主设备的转换接口及通信方法


[0001]本专利技术涉及裸芯与AXI主设备的接口通信技术，尤其是指一种面向互连裸芯与AXI主设备的转换接口设计方法。

技术介绍

[0002]在单片专用集成电路中，所有组件都是在一个硅片上用同一种工艺设计和制造的。随着工艺尺寸的缩小，开发单片专用集成电路的成本和开发周期变得极高。在此情况下，多裸芯集成是未来开发高性能芯片的必然选择，即将多个功能各异且已通过验证、未被封装的芯片组件互连组装起来，并封装为同一管壳中的芯片整体，从而形成封装级网络NoP(Network on Package)，进而构建集成微系统。这些芯片组件被称为芯粒或裸芯(Chiplet)，其可以采用不同工艺、来自不同厂商，因此极大缩短和降低了开发周期和难度。而多裸芯集成的难点在于如何高效互连各个芯粒，并保证在功耗约束下实现较高的微系统性能。
[0003]随着信息时代的到来，芯片计算和处理能力的市场需求大幅上升，各大厂商通过增加芯片中的处理器和各种功能单元(下文统一称为芯粒)的数量来提升芯片的计算和处理能力，从而导致单一芯片中芯粒的数量飞速增长。芯粒数量的大量增长使得传统总线式互连架构无法满足各芯粒间的高速通信任务，在这种情况下，片上网络NoC(Network on Chip)应运而生。其脱胎于计算机网络，由一个个路由器构成，芯粒通过挂载于路由器与其他芯粒进行通信，具有传输带宽高、拓扑灵活多变以及扩展性强等特点。目前，NoC理论已经得到充分研究和长足发展，随着系统级芯片的出现，片上和片间一体化网络的概念已经被提出并且在逐渐进行优化。
[0004]通过NoC构建高速通信互连架构的关键在于提供面向多裸芯互连的标准通信协议与片上包传输协议的转换接口，在NoC理论中，称其为网络接口NI(Network Interface)。芯粒因为功能以及制造厂商的不同，往往具有各种各样的通信接口协议，目前主流的标准通信协议有AXI(Advanced eXtensible Interface)、PCIe(Peripheral Component Interconnect express)、Rapid IO以及DDR(Double Data Rate)等。而NoC是基于包传输协议的通信机制，因此NI的主要任务是完成片上包传输协议和标准通信协议之间的转换。另外目前片上系统SoC(System onChip)一般采用全局异步局部同步的时钟布局，因而NI还需负责处理数据的跨时钟域传输。综上所述，在高性能信息处理微系统设计中需要研究具有不同类型接口的裸芯基于互连裸芯接口的扩展方法，以及外部裸芯与互连裸芯的通信过程。

技术实现思路

[0005]为了保证SoC中各裸芯间的高速通信，需要为不同的裸芯设计专有接口。本专利技术针对互连裸芯与AXI主设备(裸芯)之间的扩展与通信问题，提出了一种面向高速可扩展互连裸芯与AXI主设备的转换接口，解决了数据的包传输和传统的AXI总线传输之间的转换问
题，实现了互连裸芯与AXI主设备之间的高速通信问题。通过互连裸芯提供的AXI主设备接口，可以高效地对兼容AXI总线的MPU(Microprocessor Unit)等主设备处理器件进行快速的扩展与集成。
[0006]本专利技术本质即是面向AXI主设备的NI设计，主要实现片上包传输协议(NoC)和AXI协议(AXI主设备)之间的转换。互连裸芯面向AXI主设备提供AXI主设备NI，具体结构如图1所示，该接口负责连接AXI主机和NoC路由器(NoC的基本组成单元)，由协议转换器和事件控制器组成，前者中打包器(Packetizer)负责数据包的生成、解包器(Unpacketizer)负责数据包的解析，其分别是输入和输出两条数据通道的抽象，具体结构在图2中展示。事件控制器通过构建事件队列来对通过接口的事件进行管理，由发送缓冲区(Transmit Buffer)、接收缓冲区(Receive Buffer)和事件队列(Transaction Queue)组成。协议控制器除负责协议转换、数据包生成和解析工作外，在全局异步局部同步的时钟布局的SoC中还负责解决数据的跨时钟域传输问题。在图1中协议控制器被抽象为打包器和解包器，但实际由Shell、Buffer和Kernel三部分构成，如图2所示。其中，Shell是一个本地总线协议控制器，按照对应功能单元所采用的总线协议进行数据的收发控制并进行必要的位宽转换，负责发送缓冲区的数据写入和接收缓冲区的数据读取。数据缓冲区Buffer连接Shell和Kernel，由异步FIFO构成，用来解决数据传输的跨时钟域问题，共有三个缓冲区，分别负责写请求、读请求和读响应通道的数据缓冲。Kernel是整个接口的核心，分为打包器和解包器，打包器从发送缓冲区读取数据，按照NoC传输协议的特定数据格式生成数据包；解包器将来自网络的数据包按照本地总线协议的格式进行解析，写入接收缓冲区。
[0007]由图3可知，事件控制器具体由请求和响应缓冲区、看门狗(Watch Dog)、ID队列(ID Queue)和ID生成器(ID Generator)组成。所谓ID是事件的标记符，在网络传输中具有唯一性。当设备发出请求事件时，需要先进行ID的生成然后挂起该ID，确保在对应的响应事件返回之前不会被再次使用。而接收响应事件时只需要进行ID释放即可。除此之外，还有负责进行超时报警的看门狗模块，当NI发出的请求事件在规定事件内未被响应时，则触发看门狗中断，将行为报告于处理器进行处理。
[0008]本专利技术的上述技术方案相比现有技术具有以下优点：本专利技术所述的面向高速可扩展互连裸芯与AXI主设备的通信方法与接口设计方法为AXI主设备提供了一种高效的转换接口，成功实现了AXI协议与片上包传输协议之间的跨时钟域快速转换，互连裸芯面向AXI主设备提供转换接口，可实现高性能微系统中AXI主设备的快速扩展，能够承担AXI主设备与互连裸芯间的高速通信任务，面向AXI主设备的NI结构紧凑，采用模块化设计，各模块间独立设计、依赖程度低，整体扩展性高，能够快速继承新单元，从而实现更复杂的功能，面向AXI主设备的片上网络接口的设计独立性以及紧凑的结构，保证了其良好的可移植性和可复用性，非常适合系统级芯片的模块化设计。
附图说明
[0009]为了使本专利技术的内容更容易被清楚的理解，下面根据本专利技术的具体实施例并结合附图，对本专利技术作进一步详细的说明。
[0010]图1是本专利技术所述AXI主设备NI基本结构的框图；
[0011]图2是本专利技术所述协议转换器基本结构的框图；
[0012]图3是本专利技术所述事件控制器基本结构的框图；
[0013]图4是本专利技术所述协议转换器具体结构的流程框图；
[0014]图5是本专利技术所述事件控制器具体结构的流程框图。
具体实施方式
[0015]本方案中AXI主设备NI面向AXI协议进行设计，AXI协议具有通道分离特性，共具有5个通道，分别是WAC(写地址通道)、WDC(写数据通道)、WRC(写响应通本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种面向高速可扩展互连裸芯与AXI主设备的转换接口，其特征在于，所述转换接口由协议转换器和事件控制器组成，协议转换器实现数据包的打包和解包；事件控制器通过构建事件队列来对通过接口的事件进行管理。2.根据权利要求1所述面向高速可扩展互连裸芯与AXI主设备的转换接口，其特征在于，所述的协议控制器由Shell、Buffer和Kernel三部分构成，主要负责协议转换、数据包生成和解析、数据的跨时钟域传输；其中，Shell是一个本地总线协议控制器，按照对应功能单元所采用的总线协议进行数据的收发控制并进行必要的位宽转换，负责发送缓冲区的数据写入和接收缓冲区的数据读取；数据缓冲区Buffer连接Shell和Kernel，由异步FIFO构成，用来解决数据传输的跨时钟域问题，共有三个缓冲区，分别负责写请求、读请求和读响应通道的数据缓冲；Kernel是整个接口的核心，分为打包器和解包器，打包器从发送缓冲区读取数据，按照NoC传输协议的特定数据格式生成数据包；解包器将来自网络的数据包按照本地总线协议的格式进行解析，写入接收缓冲区；上述过程由微片控制器全程控制，另外仲裁单元负责读写请求数据包的输出仲裁。3.根据权利要求1所述面向高速可扩展互连裸芯与AXI主设备的转换接口，其特征在于，所述的事件控制器具体由请求和响应缓冲区、看门狗、I...

【专利技术属性】
技术研发人员：魏敬和，黄乐天，高营，王淑芬，冯敏刚，田青，
申请(专利权)人：中科芯集成电路有限公司，
类型：发明
国别省市：