公开了用于产生扫描链测试时钟以实现电子电路的基于扫描测试的系统、结构和方法。在一实施方式中，测试时钟控制结构包括可编程测试时钟控制器。该可编程测试时钟控制器包括用于产生可配置测试时钟的测试时钟发生器。它还包括用可配置测试时钟驱动扫描链部分的扫描层接口、和被配置成访问用于控制扫描链部分的控制信息的控制层接口。在另一实施方式中，一种方法执行电路的基于扫描测试。该方法包括使用包括上次移位启动测试图和宽面测试图的实现动态故障检测的测试图，执行至少一次域内测试并执行至少一次域间测试。
【技术实现步骤摘要】
本专利技术一般涉及电子设备和用于扫描测试电路的时钟架构，尤其涉及用于产生便于例如基于扫描的实速(at-speed)测试以至少检测延迟相关故障的可配置测试时钟波形的系统、结构和方法。技术背景电子器件制造商使用纳米级半导体制造工艺来制造几何尺寸减小的集成电 路，从而在单位面积上提供更多的晶体管和互连资源。但是制造几何形状不断减小 的器件也增加了导体相关故障和电阻型缺陷的出现。导体相关故障通常源于降低金 属互连质量的工艺偏差，从而导致例如不一致的接触电阻。电阻缺陷导致受影响的电路节点处的信号转变更缓慢地上升和下降。但是由于常规的固定型(stuck-at) 和参数泄漏电流(例如IDDQ测试)测试方法不能有效地检测这些类型的故障，电 子器件制造通常依赖于延迟测试方法来筛选出这种故障模式。然而，结构延迟测试 比诸如固定型测试的常规测试方法昂贵得多。例如，实现延迟测试的数据量比常规 固定型测试的数据量大得多。在一些情形中，延迟测试需要比固定型测试多三到五 倍的数据。此外，固定型测试检测诸如"固定"在逻辑值为l或0的的电路节点 的静态故障。作为比较，延迟测试检测导致信号上升或下降比可接受的更慢的动态 故障。通常延迟测试需要转变信号通过其中该测试筛选延迟相关故障的电路来传 播。并且由于延迟测试需要在确定的时间限制内发送和获取转变信号，因此延迟测 试矢量显然比固定型测试矢量更难产生测试时钟并与其同步。图1是示出通常用来实现用于检测待测试电路("CUT") 102中动态相关故障 的常规故障测试的扫描链的一部分100的示图。常规扫描链通常包括触发器108 和多路复用器106。扫描使能("SE")信号104控制多路复用器106用于与电路 102交换刺激和结果信号，或者用于将扫描数据移进或移出触发器108。按惯例， 扫描使能104是从单个源通过扇出配置传播的全局信号，类似于测试时钟("CLK")120。扫描输入端("SI") 110接收来自诸如自动测试设备("ATE")的外部源的扫 描数据，而扫描输出端("SO" 112)移出由刺激信号产生的结果。为了使用扫描 链部分100协调延迟测试，测试时钟发生器通常产生测试时钟("CLK") 120以驱 动扫描数据通过扫描链。多路复用器130选通慢时钟140或快时钟150。具体地， 扫描链部分IOO使用慢时钟140来驱动扫描数据通过扫描链，并且使用快时钟150 来对电路102执行实速功能测试。虽然ATE可用作测试时钟发生器，但是诸如芯 片上锁相回路("PLL")电路的芯片上功能时钟电路可以较低成本提供高速测试时 钟信号。但是常规测试时钟发生电路是复杂和昂贵的，尤其是在待测试器件 ("DUT")包含许多时钟域时，诸如20至IOO个时钟域或者更多。图2示出因使用单个扫描使能("SE")信号来在常规扫描链结构中实现常规 实速延迟测试而产生的时序不确定度。通常用于检测动态故障的实速延迟测试的一 个示例是"上次移位启动(last-shift-launch)"测试。在该技术中，为第一测试图移 位到扫描链中的上次扫描数据位在再一次移位之后变成第二测试图的输入。时序图 200示出进行常规上次移位启动测试的图1的测试时钟120和扫描使能104的信号。 具体地，第一测试图在扫描模式中使用慢时钟140移位到扫描链中，且上次扫描数 据位移位到扫描链中作为启动沿(launch edge) 210。为了执行实速延迟测试，扫 描使能104改变状态，并且将快时钟150施加到扫描链以捕获功能测试结果。使用 单个扫描使能信号104来执行实速延迟测试的缺点是捕获沿220的检测必须在限定 时段内，从而施加了实速时序限制202。因此，扫描使能104必须在实速时序限制 202内从一个状态转变成下一个状态，以充分检测捕获沿220。但是，很难期望扫 描使能104能随着实速时序限制202持续变窄以适应更小几何形状上的延迟测试而 充分转变状态。图3示出使用传统测试时钟控制技术影响实速延迟测试的典型扫描链结构 300。如图所示，扫描链结构300包括具有扫描输入310和扫描输出312的扫描链 320，以及内部时钟发生器330 (例如一个或多个PLL电路)和内部测试时钟控制 器340。扫描链结构300使用内部测试时钟控制器340来对待测试电路("CUT") 302进行实速延迟测试。各个待测试电路302处于时钟域304内。时钟域是与特定 时钟同步的电路区域。时钟控制位350定义内部测试时钟控制器340的操作。但是， 为了配置内部测试时钟控制器340，常规实速测试技术将时钟控制位350与扫描数 据位一起嵌入到扫描链320中。该方法的一个缺点是扫描链320加载有时钟控制位 350以在每次扫描链加载时测试一个时钟域304。因此，整个扫描链320在每次测试一独立域304时加载和卸载一次。同样注意到时钟控制位350是静态的，尤其在 测试过程中。具体地，扫描链结构300通常需要时钟控制位350在扫描链320中保 持固定，使得内部测试时钟控制器340可以根据这些位来操作。这样，扫描链结构 300和其它类似常规扫描链结构不是很适于与扫描链320中的位无关地操作内部测 试时钟控制器340，尤其在实现时钟域间测试(例如启动和捕获)时。另一个缺点 是常规扫描链结构300通常不足以支持控制扫描链320多个部分选择性加载和卸载 以便于减少测试时间和数据量的控制序列和/或程序。例如，大多数扫描链320不 能选择性地重新加载扫描链320 (或其一个或多个部分)以只测试目标待测试电路 302。这表示扫描链320可能加载有对特定测试非必要的数据，由此加载到扫描链 320中的非必要数据增加了测试数据量，从而增加了测试时间。为了检査目标电路 302之一的结果，常规扫描链320 —趋向于相对冗长一需要移位非必要数据和结果 数据，两者的组合通常导致较长的测试时间。而扫描链结构300的又一个缺点是域 间逻辑306通常不足以使一个时钟域中的捕获时钟脉冲与来自另一时钟域的启动 时钟脉冲充分同步，尤其是在两个时钟域具有不同时钟频率时。图4示出应用图3中使用常规测试时钟控制技术的扫描链结构300进行的域 间逻辑306的测试。通常，从第一时钟域("i") 410中的输出寄存器("OutReg") 402到第二时钟域("j") 420的输入寄存器("InReg")启动从逻辑0到1的转变 (或相反)。时钟("CLK") 412驱动从输出寄存器402经由域间组合逻辑306 到输入寄存器404的转变，输入寄存器404在时钟("CLK") 422下工作以锁定 该转变的状态。期望的启动沿450提供捕获沿470的同步以适当捕获测试响应。但 是考虑时钟422的一个时钟周期对应于时钟412的五个时钟周期的情形。如果如常 规延迟测试中通常实现的，从时钟域410与时钟422 (时钟域420中)的时钟沿460 同步地启动转变，则在时钟域420内捕获到测试响应之前可流逝五个时钟周期。因 此，沿440处的非期望启动可能不能在沿470适当地捕获测试响应。管理传统扫描 链结构中时钟域之间的同步随着参与时钟域数量的增加变得越来越困难。此外，出 于类似的原因，常规内部测试时钟控制器中固有的等待时间可使时钟域间测试变得本文档来自技高网...
【技术保护点】
一种用于产生测试时钟以实现电子电路的基于扫描测试的测试时钟控制结构，所述测试时钟控制结构包括： 用于测试电路的可编程测试时钟控制器，所述可编程测试时钟控制器包括： 测试时钟发生器，它被配置成产生可配置测试时钟； 扫描层接口，它被配置成用所述可配置测试时钟驱动扫描链的扫描链部分；以及 控制层接口，它被配置成访问用于控制所述扫描链部分的控制信息。
【技术特征摘要】
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【专利技术属性】
技术研发人员：C苏尔，
申请(专利权)人：晶像股份有限公司，
类型：发明
国别省市：US[]
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