电平移位电路制造技术

本发明专利技术揭示一种电平移位电路（ｌｅｖｅｌ　　ｓｈｉｆｔ　　ｃｉｒｃｕｉｔ），其将一输入信号转换为一输出信号。该电平移位电路包含至少一电平移位单元。该电平移位单元包含一第一晶体管，其接收一电源电压及一第一栅极控制信号以产生一第二栅极控制信号；一第二晶体管，其接收该电源电压及该第二栅极控制信号以产生该第一栅极控制信号；一第三晶体管，其接收该输入信号以将该第二栅极控制信号接地；一第四晶体管，其接收该输入信号的一反相信号以将第一栅极控制信号接地；一第五晶体管，其接收一第一控制信号以将该第二栅极控制信号转移至该第三晶体管；及一第六晶体管，其接收该第一控制信号以将第一栅极控制信号转移至该第四晶体管。该输出信号的电平由该第一控制信号的电平决定。

【技术实现步骤摘要】

本专利技术涉及一种电平移位电路，且更特定言之，本专利技术特别涉及一种具 有低压输入级的电平移位电路。
技术介绍
图l显示了 一用于LCD (液晶显示器)模块的扫描驱动器中的现有电平移位 电路l,其将一低压数字信号转换为一高压数字信号。电平移位电路l包含四 个彼此耦接的HV(高压)M0S晶体管T1-T4。两个HV PM0S晶体管T1及T2的源极接 收电源电压VDDA(例如，9伏特或14伏特)。两个HV腿OS晶体管T3及T4的源极 及基板(substrate)连接至接地电压VSSA。当将一具有低压高逻辑状态(例如， 3. 3伏特)的输入信号IN施加于HV丽OS晶体管T3的4册^l处时，HV PMOS晶体管 T2藉由导电(conductive)的HV NMOS晶体管T3将其4册才及接地而^皮导通(turn on)。 HV NM0S晶体管T4藉由一施加于其栅极处的具有低压低逻辑状态(亦即， O伏特)的反相信号INB(输入信号IN的反相信号)而被关闭(turn off)。因此， 输出信号DDX显示电源电压VDDA的高压高逻辑状态。同时，HV PM0S晶体管T1 被关闭，且其栅极处于电源电压VDDA下。亦即，低压高逻辑状态(例如，3.3 伏特)藉由电平移位电路l而被转换为高压高逻辑状态(例如，9伏特或14伏 特)。当输入信号IN切换至低压低逻辑状态(亦即，O伏特)且反相信号INB切换 至低压高逻辑状态(例如，3. 3伏特)时，HV丽0S晶体管T3得以关闭且HV画OS 晶体管T4得以导通。HV PM0S晶体管T1藉由导电的HV丽OS晶体管T4将其4册极 接地而得以导通，且HV PMOS晶体管T2藉由使其4册极经由导电的HV NMOS晶体 管T1接收电源电压VDDA而得以关闭。因此，输出信号DDX显示高压低逻辑状态 (亦即，O伏特)。亦即，低压低逻辑状态(亦即，0伏特)藉由电平移位电路1 而被转换为高压低逻辑状态(亦即，O伏特)。当在一些低压应用(low-voltage appl ication)中反相信号INB自低压低 逻辑状态切换至低压高逻辑状态(亦即，自0伏特切换至约1.6伏特)时，不易 导通具有约l. 4伏特的阈值电压(threshold voltage)的HV NM0S晶体管T4。此导致一些问题。首先，输出信号DDX自高逻辑状态切换至低逻辑状态的时间 会因此增加。第二，可能在所有四个HV晶体管T1-T4皆导通时产生DC电流路径。 第三，由于前两个问题而会消耗大量电流。第四，由于DC电流栓锁(latch) 而使得转态(switching states)失败。现有解决此问题的方案为添加一电荷 泵(charge pump)将输入信号IN及反相信号INB的电压电平自1. 6伏特提高 (boost)至3. 2伏特。然而，低压应用的特性将导致由电荷泵累积的电荷受到 限制。因此，此种现有解决方案需要^f吏用到一大型电容器(相当于大的面积)。
技术实现思路
本专利技术提供一具有低压输入级的电平移位电路，其藉由添加两个LV (低 压)M0 S晶体管来提高在低压应用(诸如L C D面板的源极驱动器(s o u r c e drivers))中的转态能力。本专利技术揭示一种具有低压输入级的电平移位电路，其包含将一输入信号 转换为 一输出信号的至少 一电平移位单元。该电平移位单元包含第 一晶体管、 第二晶体管、第三晶体管、第四晶体管、第五晶体管及第六晶体管。第一晶 体管接收电源电压及第一栅极控制信号以产生第二栅极控制信号。第二晶体 管接收电源电压及第二栅极控制信号以产生第一栅极控制信号。第三晶体管 接收输入信号以将第二4册极控制信号接地。第四晶体管接收输入信号的反相 信号以将第一栅极控制信号接地。第五晶体管接收第一控制信号以将第二栅 极控制信号转移至第三晶体管。第六晶体管接收第一控制信号以将第一栅极 控制信号转移至第四晶体管。附图说明图l显示一现有电平移位电if各；图2显示本专利技术第一实施例的具有低压输入级的电平移位电路；及图3显示本专利技术第二实施例的具有低压输入级的电平移位电路。附图符号说明1、 2、 3 电平移位电路 10 电平移位单元DB 第一栅极控制信号 DD 第二栅极控制信号DDX、 DXB输出信号 DIN反相信号DINB、 IN输入信号 EN 第二控制信号M2第二晶体管M4 第四晶体管 M6 第六晶体管INB输入信号IN的反相信号Ml第一晶体管 M3第三晶体管 M5 第五晶体管Tl、 T2、 T3、 T4 HV M0S晶体管M7 开关/PM0S晶体管 VDDA 电源电压VB第一控制信号 VSSA 接地电压。具体实施方式图2显示本专利技术第一实施例的具有低压输入级的电平移位电路2。具有低 压输入级的电平移位电路2包含一将输入信号DINB转换为输出信号DXB的电平 移位单元IO。该电平移位单元10包含第一晶体管M1、第二晶体管M2、第三晶 体管M3、第四晶体管M4、第五晶体管M5及第六晶体管M6。第一、第二、第五 及第六晶体管M1、 M2、 M5及M6为HV(高压)晶体管(标示成一具有斜线区域的圓 圈)。第三及第四晶体管M3、 M4为LV(低压)晶体管。第三晶体管M3的基板及源 极、第四晶体管M4的基板及源极、第五晶体管M5的基板及第六晶体管M6的基 板连接至接地电压VSSA。第一及第二晶体管M1、 M2的基板连接至电源电压 VDDA(例如，9伏特或14伏特，其通常用作LCD面板的源极驱动器中的模拟信号 的高逻辑状态)。第二晶体管M2经由其源极而耦接至第一晶体管M1的源极。第 三晶体管M3经由其漏极而耦接至第五晶体管M5的源极。第四晶体管M4经由其 漏极而耦接至第六晶体管M6的源极。图2的具有低压输入级的电平移位电路2的操作原理说明如下。以下考虑 第一控制信号VB具有足够高的电压以导通第五及第六晶体管M5及M6的情形。 当输入信号DINB处于低压高逻辑状态(例如，3. 3伏特)且输入信号DINB的反相 信号DIN处于低压低逻辑状态(亦即，0伏特)时，第二晶体管M2藉由导电的第 五晶体管M5及导电的第三晶体管M3将其栅极接地而被导通。因此，自第四晶 体管M4的漏极撷取的输出信号DXB显示为高压高逻辑状态，其电平等于第一控 制信号VB减去第六晶体管M6的阈值电压。因此，输出信号DXB的电平藉由第一 控制信号VB的电平而得以固定(clamp)，且第一控制信号VB的电平可经适当设 计以决定输出信号DXB的电平以保护LV第四晶体管M4。同时，第一晶体管M1 藉由使其栅极接收具有电源电压VDDA电平的高逻辑状态的第 一栅极控制信号DB而被关闭。亦即，藉由具有低压输入级的电平移位电路2将具有低压高逻辑 状态(亦即，3. 3伏特)的输入信号DINB转换为具有高压高逻辑状态(亦即， VDDA)的输出信号DXB。当输入信号DINB切换至低压低逻辑状态且输入信号 DINB的反相信号DIN处于低压高逻辑状态时，第一晶体管M1藉由导电的第六晶 体管M6及导电的第四晶体管M4将其栅极接地而被导通。因此，自第四晶体管 M4的漏极擷取的输出信号DXB显示接地电压VSSA的高压低逻辑状态。同时，第 二晶体管M2藉由使其栅极接收具有电源电压VDDA电平的高逻辑状本文档来自技高网...

【技术保护点】
一种电平移位电路，包含：至少一电平移位单元，其将一输入信号转换为一输出信号，该电平移位单元包含：第一晶体管，其接收一电源电压及一第一栅极控制信号以产生一第二栅极控制信号；第二晶体管，其接收该电源电压及该第二栅极控制信号以产生该第一栅极控制信号；第三晶体管，其接收该输入信号以将该第二栅极控制信号接地；第四晶体管，其接收该输入信号的一反相信号以将该第一栅极控制信号接地；第五晶体管，其接收一第一控制信号以将该第二栅极控制信号转移至该第三晶体管；及第六晶体管，其接收该第一控制信号以将该第一栅极控制信号转移至该第四晶体管。

【技术特征摘要】
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【专利技术属性】
技术研发人员：张育瑞，
申请(专利权)人：奇景光电股份有限公司，
类型：发明
国别省市：71[中国|台湾]