一种半并行滤波器及其实现方法技术

本发明专利技术提供了一种半并行滤波器及其实现方法。所述半并行滤波器由控制器模块，滤波模块，累加器模块三部分组成。所述滤波模块由ｍ个滤波器单元级联而成，即将抽头个数分成ｍ个部分，每个部分有１个抽头，１个抽头共用一个乘累加器，从而减少了资源的使用。滤波器单元的数据移位采用片上存储器循环移位实现，不仅减低了成本，而且本发明专利技术提供的控制方式也解决了片上存储控制难的问题。

【技术实现步骤摘要】

本专利技术涉及一种数字滤波器及其实现方法，特别涉及一种半并行漆波器及 其实现方法。
技术介绍
数字滤波器技术是一种通用技术，目前广泛应用于通信，消费电子等数字领域。数字滤波器的数学原理为下列方程式<formula>formula see original document page 5</formula>1)其中x(")为滤波器在时间点"时的输入；Q为滤波器的第t个抽头系数； 为滤波器输出；iV为滤波器的阶数。 . 半并行滤波器的数学推导如下 将公式(1)分解成公式(2)<formula>formula see original document page 5</formula>2)公式(2)表明将iV个数据分解成^7, /个抽头系数合成一组，共有m组； 每组的累加和再加在一起就是滤波器输出的结果。公式(2)中的每个^c;x("-A:)就是一个滤波器单元；目前滤波器单元的数 据衫位多是采用寄存器串行的方式，这样消耗的资源很多；如果采用片上存储 器循环移位的话，则每个滤波器单元额外需要一个控制器；该控制器不仅要控 制数据的移位操作，而且还要协调前后级联滤波器单元的数据移位冲突，控制 器实现起来较为复杂，资源占用也多。
技术实现思路
本专利技术所要解决的技术问题是提供一种控制方式筒单、节省资源、降低成 本的半并行滤波器装置及其实现方法。为了解决上述技术问题，本专利技术采用了如下技术手段 一种半并行滤波器， 用以对级联数据输入信号进行数字滤波以产生输出信号，它包括控制器模块， 滤波模块和累加器模块；所述的滤波模块由附个滤波器单元相互级联连接；数 据输入信号经由控制器模块输出的级联数据，级联存储器地址，级联存储器使 能，级联累加器赋值以及级联累加数据信号输入滤波模块的第 一级滤波单元； 滤波模块输出的级联存储器使能、级联累加器赋值和级联累加数据信息通过累 加器模块进行累加操作后输出。进一步的，w的取值满足/*w=iV，其中，/为每个滤波器单元所包含的抽 头个数；W为所述半并行滤波器的抽头总数。 '所述的滤波器单元包括数据存储单元，抽头系数存储单元，滤波乘累加单元 和延时电路；数据存储单元接收级联存储器地址、级联存储器使能和级联数据 输入信号，其输出信号经延时电路延时后作为下级滤波器单元的级联数据输入； 抽头系数存储单元接收级联存储器地址和级联存储器使能信号，其输出信号与 数据存储单元的输出信号以及级联累加数据输入信号一起经滤波乘累加单元执 行乘累加操作后，作为下级滤波器单元的级联累加数据输入；延时电路将级联 存储器地址、级联存储器使能和级联累加器赋值信号延时后输入下级滤波器单 元。所述的数据存储单元包含一个选择器和一个数据随机存储器。所述的'选4奪器 的数据输入为级联数据输入和数据随机存储器的输出；选择条件为级联存储器 地址是否为0;当级联存储地址为0时，选择器输出为级联数据输入；当级联存 储器地址不为0时，选择器输出为数据随机存储器输出。所述数据随机存储器 为一随机访问存储器，在存储器使能信号的控制下，先将级联存储器地址对应 的存储器的存储内容输出，然后将选择器的输出输入到级联存储器地址对应的 存储器。所述抽头系数存储单元为 一数据只读存储器，该存储器在存储器使能信号的 控制下，将级联存储器地址对应的存储器地址的内容输出。所述滤波乘累加单元为一个乘累加器，该乘累加器有三个数据输入口乘法 器输入A,乘法器输入B,累加器输入C，分别对应数据存储单元(210)的输 出信号、抽头系数存储单元(220)的输出信号以及级联累加数据输入信号。 所述延时电路分级联信号延时和数据延时。所述级联信号延时包括第一、第 二和第三延时器，第一延时器接级联累加器赋值信号，第二延时器接级联存储使能信号，第三延时器接级联存储地址；所述数据延时为第四延时器，接数据 随机存储器的输出。所述的累加器模块为一带使能和赋值使能的累加器。当使能信号为有效时， 该累加器对滤波模块的输出进行累加操作；当累加器赋值使能信号为有效时， 该累加器将输入数据直接输出。本专利技术提供的另 一技术方案为一种半并行滤波器实现滤波处理的方法，用以 对输入信号x(")进行数字滤波以产生输出信号,该方法具体通过以下步骤实 现.1) 将滤波器单元中的数据随机存储器初始化为零，延时器初始化为零；2) 控制器模块的级联存储器地址初始化为零，级联存储器使能信号初始化 为无效信号，级联累加器赋值信号初始化为无效信号；3) 控制器模块的级联存储器地址加1，直到级联存储器地址到达(/-1)时， 级联存储器地址变为0,如此往复；级联存储器使能信号在级联存储器地址开始 加1时，变为有效，并一直维持有效状态；级联累加器赋值信号在级联存储器 地址为0时，级联累加器赋值信号变为有效，级联累加器赋值信号在级联存储 器地址不为0时，级联累加器赋值信号变为无效；4) 若输入的级联存储器地址为0,则滤波器单元的选择器选择级联输入数据； 否则选择器选择数据随机存储器输出数据；5) 滤波器单元的数据随机存储器在存储器使能信号为有效时，先将级联存 储器地址对应的存储器位置的内容输出，然后将选择器的输出输入到级联存储 器地址对应的存储器位置；6) 数据随机存储器输出的数据和抽头系数存储单元的输出一起输入到滤波 乘累加单元的乘法器输入口 A和B，滤波乘累加单元完成乘法运算；级联累加 数据输入连到滤波乘累加单元的累加器输入口 C;乘法运算结果再与级联累加数 据完成累加运算，累加运算结果就为级联累加数据输出；7) 级联累加器赋值信号通过第一延时器延时一个时钟周期，级联存储器使 能信号通过第二延时器延时一个时钟周期，级联存储器地址通过第三延时器延时一个时钟周期，数据随机存储器的输出数据通过第四延时器延时两个时钟周期就是级联数据输出；8) 每个滤波器单元的级联数据输入接上一级的滤波器单元的级联数据输出； 每个滤波器单元的级联存储使能输入接上一级的滤波器单元的级联存储使能输 出；每个滤波器单元的级联累加器赋值输入接上一级的滤波器单元的级联累加 器赋值输出；每个滤波器单元的级联累加数据输入接上一级的级联累加数据输 出；第一级滤波器单元的级联累加数据输入永远为0; '9) 累加器模块的级联累加数据输入、级联存储器使能输入和级联累加器赋 值输入分别接最后一级滤波器单元的级联累加数据输出、级联存储器使能输出 和级联累加器赋值输出；累加器模块在级联累加器赋值为1时，直接输出累加 器输入数据；赋值为0时，对级联累加数据进行累加操作，级联累加器赋值信 号为有效的最后一个数据为数子滤波输出结果:K"hl^q而(w-"。.本专利技术由于采用了上述的技术方案，使之与现有技术相比，具有以下的优 点和积4 l效果1. 利用半并行滤波器结构的特点，实现了 /个数据和抽头系数共享一个乘 累加器，从而极大地减少了乘累加器的使用数量；2. 通过引入一个选择器，使用一个具有先读后写功能的随机存储器，实现 了滤波器的数据移位操作；3. 通过增加一个2时钟周期延时器，协调了滤波器单元间的数据移位。附图说明.本专利技术的半并行滤波器的具体结构及其实现方法由以下的实施例及附图给出。图1为本专利技术的半并行滤波器的结构示意图； -图2为本文档来自技高网...

【技术保护点】
一种半并行滤波器，用以对级联数据输入信号进行数字滤波以产生输出信号，其特征在于：所述的滤波器包括控制器模块（１００），滤波模块（２００）和累加器模块（３００）；其中所述的滤波模块（２００）由ｍ个滤波器单元相互级联而成；数据输入信号经由控制器模块（１００）输出的级联数据、级联存储器地址、级联存储器使能、级联累加器赋值以及级联累加数据信号输入到滤波模块（２００）的第一级滤波器单元；滤波模块（２００）输出的级联存储器使能、级联累加器赋值和级联累加数据信号通过累加器模块（３００）进行累加操作后输出。

【技术特征摘要】

【专利技术属性】
技术研发人员：刘才勇，
申请(专利权)人：上海广电集团有限公司中央研究院，
类型：发明
国别省市：31[中国|上海]