一种驱动并联电阻的检测电路制造技术

本发明专利技术公开了一种驱动并联电阻的检测电路，包括：运算放大器、外部并联电阻R、MOS管M1、MOS管M2、MOS管M3、MOS管M4、MOS管M5、MOS管M6、MOS管M7、MOS管M8、MOS管M9、电阻Rz1、电阻Rz2、电阻Rz3、电阻Rz4以及逻辑电路组。本发明专利技术通过运算放大器构成箝位电路，给驱动引脚的外部并联电阻R上加固定电压，从而产生和外部并联电阻R成反比的电流信息。然后进行电流比较，比较的参考电流同样来自于运放的箝位环路，参考电流由箝位电路和内部电阻决定，可识别的驱动外部并联电阻R档位可通过内部电阻Ra、Rb、Rc进行设置。由于电阻Rz1的串联，能够产生一个跟随DRV端极点变化的零点，从而补偿该极点对环路的影响。的影响。的影响。

A detecting circuit for driving parallel resistance

【技术实现步骤摘要】
一种驱动并联电阻的检测电路


[0001]本专利技术涉及集成电路
，特别是涉及一种驱动并联电阻的检测电路。

技术介绍

[0002]芯片通常会设置某些参数外部可编程功能，根据驱动引脚的外部并联电阻，来设置电路的相关参数的电路。仅仅在启机阶段检测驱动的外部并联电阻，驱动未变为高电平时进行检测。
[0003]方法1：传统的方法是通过内部电路，向外部电阻上加一个电流来检测电阻大小。如图1所示。DRV引脚的外部并联电阻为电阻R，内部电路通过向外流出一股电流，且其大小为I安培。DRV端的电压VDRV＝I*R伏特，比较器比较DRV端电压和一系列参考电压，来确定外部并联电阻R的阻值范围。初始时，开关s1控制VDRV和Vref1进行比较，当并联电阻R的大小越过第一档位阻值范围时，逻辑电路模块Logic控制开关切换，s1断开，s2闭合，VDRV和Vref2进行比较。当并联电阻R的大小越过第二档位阻值范围时，逻辑电路模块继续控制开关切换，VDRV和Vref3进行比较。三个档位分界线将电阻的检测范围分为4个范畴，最后输出2Bit的检测结果Out<1:0>，进而将结果送给其他电路。
[0004]图1中的方法，电路结构简单，便于实现。缺点是，当外部并联电阻较大时，DRV的端电压会偏大，这种情况下会有功率管打开的风险。功率管打开后，检测失效。在应用，功率管误开启，后果严重。
[0005]方法2：图2为另一种检测驱动并联电阻的电路结构。电阻R为驱动的外部并联电阻，运算放大器AMP和M1使得DRV引脚的电压等于参考电压Vref的值。M2、M3、M4和M5构成电流镜，镜像电阻R上的电流IR，且IR＝Vref/R。IB1为电流源偏置，M6、M7和M8、M9和M10、M11和M12、M13构成电流镜，镜像比例为a：b：c：1，该比值与驱动外部并联电阻的档位值密切相关，假设a>b>c>1。M3、M6和M7支路，进行电流比较，当电流IR大于a*IB1时，A点电压被拉高，同时逻辑电路锁存该状态。同样地，当电流IR大于b*IB1时，B点电压被拉高；当电流IR大于c*IB1时，C点电压被拉高。这样通过多个支路的电流比较，就可以将电阻R的电流IR锁定到一定范围内。从而确定电阻R的档位大小。
[0006]这种方法是比较常见的检测方法，电路简单，容易实现。但需要考虑到电流镜的失配、运算放大器的失调电压，还需要考虑到应用场景。目前，用作功率管的有MOS功率管，还有绿色节能的GaN功率管。驱动DRV用来驱动功率管，这样DRV引脚会引入不同量级的寄生电容，小到皮法(pF)，大到纳法(nF)级别，数量级变化大，这样对运放构成的环路的稳定性提出了更高的要求。图

技术实现思路

[0007]为了解决上述问题，本专利技术提供了一种驱动并联电阻的检测电路。
[0008]为实现上述目的，本专利技术提供了如下方案：
[0009]一种驱动并联电阻的检测电路，包括：运算放大器、外部并联电阻R、MOS管M1、MOS
管M2、MOS管M3、MOS管M4、MOS管M5、MOS管M6、MOS管M7、MOS管M8、MOS管M9、电阻Rz1、电阻Rz2、电阻Rz3、电阻Rz4以及逻辑电路组；
[0010]所述运算放大器的反相输入端与所述MOS管M9的漏极连接，所述运算放大器的输出端分别与所述MOS管M1的栅极、MOS管M6的栅极、MOS管M7的栅极、MOS管M8的栅极连接；所述MOS管M9的源极接地；
[0011]所述MOS管M1的源极串联所述电阻Rz1和所述外部并联电阻R之后接地；所述MOS管M1的漏极分别与所述MOS管M2的漏极和栅极连接；所述MOS管M6的源极串联所述电阻Rz2和电阻Ra之后接地，所述MOS管M7的源极串联所述电阻Rz3和电阻Rb之后接地，所述MOS管M8的源极串联所述电阻Rz4和电阻Rc之后接地；所述MOS管M6的漏极与所述MOS管M3的漏极连接；所述MOS管M7的漏极与所述MOS管M4的漏极连接；所述MOS管M8的漏极与所述MOS管M5的漏极连接；
[0012]所述MOS管M6的漏极、所述MOS管M7的漏极以及所述MOS管M8的漏极均与所述逻辑电路组连接；
[0013]所述MOS管M2栅极还分别与所述MOS管M3的栅极、MOS管M4的栅极、MOS管M5的栅极连接；所述MOS管M2的源极、所述MOS管M3的源极、所述MOS管M4的源极以及所述MOS管M5的源极均连接电源；
[0014]所述电阻Rz1和所述外边并联电阻R之间设置有第一开关K1；所述外部并联电阻R并联有功率管寄生电容Cg。
[0015]可选地，所述MOS管M6的漏极还与电容C1的一端连接，所述电容C1的另一端接地；所述电容C1并联有第二开关K2。
[0016]可选地，所述MOS管M7的漏极还与电容C2的一端连接，所述电容C2的另一端接地；所述电容C1并联有第三开关K3。
[0017]可选地，所述MOS管M8的漏极还与电容C3的一端连接，所述电容C4的另一端接地；所述电容C4并联有第四开关K4。
[0018]可选地，所述运算放大器的输出端还与电容C4的一端连接，所述电容C4的另一端接地。
[0019]可选地，所述逻辑电路组包括第一逻辑电路、第二逻辑电路以及第三逻辑电路；所述第一逻辑电路、所述第二逻辑电路以及所述第三逻辑电路均包括与门、跟随器和RS触发器；所述与门的输出端与所述跟随器的输入端连接，所述跟随器的输出端与所述RS触发器的S端连接；所述MOS管M6的漏极与所述第一逻辑电路中的与门的第一输入端连接；所述MOS管M7的漏极与所述第二逻辑电路中的与门的第一输入端连接；所述MOS管M8的漏极与所述第三逻辑电路中的与门的第一输入端连接。
[0020]根据本专利技术提供的具体实施例，本专利技术公开了以下技术效果：
[0021]本专利技术通过运算放大器构成箝位电路，给驱动引脚的外部并联电阻R上加固定电压，从而产生和外部并联电阻R成反比的电流信息。然后进行电流比较，比较的参考电流同样来自于运放的箝位环路，参考电流由箝位电路和内部电阻决定，可识别的驱动外部并联电阻R档位可通过内部电阻Ra、Rb、Rc进行设置。由于电阻Rz1的串联，能够产生一个跟随DRV端极点变化的零点，从而补偿该极点对环路的影响。相比于传统方式，本专利技术具有更稳定的环路，这种检测方式能用于宽范围的寄生电容的功率管应用中。
附图说明
[0022]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0023]图1为现有技术中一种检测驱动并联电阻的电路结构；
[0024]图2为现有技术中另一种检测驱动并联电阻的电路结构；
[0025]图3为本专利技术提供的驱动并联电本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种驱动并联电阻的检测电路，其特征在于，包括：运算放大器、外部并联电阻R、MOS管M1、MOS管M2、MOS管M3、MOS管M4、MOS管M5、MOS管M6、MOS管M7、MOS管M8、MOS管M9、电阻Rz1、电阻Rz2、电阻Rz3、电阻Rz4以及逻辑电路组；所述运算放大器的反相输入端与所述MOS管M9的漏极连接，所述运算放大器的输出端分别与所述MOS管M1的栅极、MOS管M6的栅极、MOS管M7的栅极、MOS管M8的栅极连接；所述MOS管M9的源极接地；所述MOS管M1的源极串联所述电阻Rz1和所述外部并联电阻R之后接地；所述MOS管M1的漏极分别与所述MOS管M2的漏极和栅极连接；所述MOS管M6的源极串联所述电阻Rz2和电阻Ra之后接地，所述MOS管M7的源极串联所述电阻Rz3和电阻Rb之后接地，所述MOS管M8的源极串联所述电阻Rz4和电阻Rc之后接地；所述MOS管M6的漏极与所述MOS管M3的漏极连接；所述MOS管M7的漏极与所述MOS管M4的漏极连接；所述MOS管M8的漏极与所述MOS管M5的漏极连接；所述MOS管M6的漏极、所述MOS管M7的漏极以及所述MOS管M8的漏极均与所述逻辑电路组连接；所述MOS管M2栅极还分别与所述MOS管M3的栅极、MOS管M4的栅极、MOS管M5的栅极连接；所述MOS管M2的源极、所述MOS管M3的源极、所述MOS管M4的源极以及所述MOS管M5的源极均连接电源；...

【专利技术属性】
技术研发人员：关晶晶，冯林，
申请(专利权)人：上海南芯半导体科技股份有限公司，
类型：发明
国别省市：