适用于多精度神经网络的精度无损存算一体装置及方法制造方法及图纸

本发明专利技术公开了适用于多精度神经网络的精度无损存算一体装置及方法，所述方法包括：获取多精度神经网络的输入数据，并将所述输入数据按位拆分后进行数模转换，得到若干模拟信号；基于选择器和处理元件，将若干所述模拟信号与预设的权重采用时空复用的方式进行乘累加运算和多精度的重组运算，得到多精度神经网络的输出数据。本发明专利技术实施例通过多精度神经网络的输入数据与预设的权重采用时空复用的方式进行乘累加运算和多精度的重组运算，使得多精度神经网络的存算一体支持混合精度的神经网络计算，避免精度损失从而提升计算准确性，并且对比传统片上系统架构可以大幅度地提高计算能效。计算能效。计算能效。

An integrated device and method of precision lossless memory and calculation suitable for multi precision neural network

【技术实现步骤摘要】
适用于多精度神经网络的精度无损存算一体装置及方法


[0001]本专利技术涉及混合信号电路
，尤其涉及的是适用于多精度神经网络的精度无损存算一体装置及方法。

技术介绍

[0002]多精度神经网络的存算一体架构的核心思想在于将部分或全部的计算转移至存储模块中，即计算单元和存储单元集成在同一个芯片。但是目前基于存算一体架构的芯片大多均存在两个问题：牺牲一定的计算精度的方法来降低AD/DA的数目，从而降低AD/DA的功耗，提高计算能效，但是这种方法通常会带来计算精度的下降，并导致推理准确率的下降；现有的存算一体的架构并不能很好的支持混合精度网络计算。
[0003]因此，现有技术还有待改进和发展。

技术实现思路

[0004]本专利技术要解决的技术问题在于，针对现有技术的上述缺陷，提供一种适用于多精度神经网络的精度无损存算一体装置及方法，旨在解决现有技术中多精度神经网络的存算一体架构计算能效低，且并不能很好的支持混合精度网络计算的问题。
[0005]本专利技术解决问题所采用的技术方案如下：
[0006]第一方面，本专利技术实施例提供一种适用于多精度神经网络的精度无损存算一体装置，其中，所述所述装置包括：
[0007]数模转换模块，用于将数字信号转换为模拟信号；
[0008]选择器，与所述数模转换模块电连接，且用于对若干乘法累加器进行选择；
[0009]处理元件，与所述选择器电连接，且用于对模拟信号进行混合精度计算。
[0010]在一种实现方式中，所述处理元件包括乘法累加阵列、与所述乘法累加阵列电连接的模数转换模块以及与所述模数转换模块电连接的多精度移位累加模块。
[0011]在一种实现方式中，所述处理元件采用空间复用的方式排列。
[0012]在一种实现方式中，所述乘法累加阵列由p行q列的乘法累加器组成，其中，p和q均为非零整数。
[0013]在一种实现方式中，所述乘法累加器包括忆阻器以及与所述忆阻器电连接的数据处理模块。
[0014]第二方面，本专利技术实施例还提供一种适用于多精度神经网络的精度无损存算一体装置的方法，其中，所述方法包括：获取多精度神经网络的输入数据，并将所述输入数据按位拆分后进行数模转换，得到若干模拟信号；
[0015]基于选择器和处理元件，将若干所述模拟信号与预设的权重采用时空复用的方式进行乘累加运算和多精度的重组运算，得到多精度神经网络的输出数据。
[0016]在一种实现方式中，所述基于选择器和处理元件，将若干所述模拟信号与预设的权重采用时空复用的方式进行乘累加运算和多精度的重组运算，得到多精度神经网络的输
出数据包括：
[0017]获取若干时隙，其中，所述时隙用于表征特定的时间间隔；
[0018]针对每个所述时隙，通过所述选择器对若干所述模拟信号进行选择，得到若干时隙信号；
[0019]将若干所述时隙信号按照时间复用的方式输入到处理元件进行乘累加运算和多精度的重组运算，得到多精度神经网络的输出数据。
[0020]在一种实现方式中，所述将若干所述时隙信号按照时间复用的方式输入到处理元件进行乘累加运算和多精度的重组运算，得到多精度神经网络的输出数据包括：
[0021]将若干所述时隙信号按照时间复用的方式输入到乘法累加阵列的各行，得到若干乘累加结果；
[0022]将若干所述乘累加结果依次输入到模数转换模块和多精度移位累加模块进行多精度精度重组，得到多精度神经网络的输出数据。
[0023]第三方面，本专利技术实施例还提供一种智能终端，包括有存储器，以及一个或者一个以上的程序，其中一个或者一个以上程序存储于存储器中，且经配置以由一个或者一个以上处理器执行所述一个或者一个以上程序包含用于执行如上述任意一项所述的适用于多精度神经网络的精度无损存算一体装置的方法。
[0024]第四方面，本专利技术实施例还提供一种非临时性计算机可读存储介质，当所述存储介质中的指令由电子设备的处理器执行时，使得电子设备能够执行如上述中任意一项所述的适用于多精度神经网络的精度无损存算一体装置的方法。
[0025]本专利技术的有益效果：本专利技术实施例首先获取多精度神经网络的输入数据，并将所述输入数据按位拆分后进行数模转换，得到若干模拟信号；然后基于选择器和处理元件，将若干所述模拟信号与预设的权重采用时空复用的方式进行乘累加运算和多精度的重组运算，得到多精度神经网络的输出数据；可见，本专利技术实施例中通过多精度神经网络的输入数据与预设的权重采用时空复用的方式进行乘累加运算和多精度的重组运算，使得多精度神经网络的存算一体支持混合精度的神经网络计算，避免精度损失从而提升计算准确性，并且对比传统片上系统架构可以大幅度地提高计算能效。
附图说明
[0026]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0027]图1为本专利技术实施例提供的适用于多精度神经网络的精度无损存算一体装置的原理框图。
[0028]图2为本专利技术实施例提供的一种实施例的空间复用的PE结构原理图。
[0029]图3为本专利技术实施例提供的一种实施例的MAC结构以及卷积计算原理图。
[0030]图4为本专利技术实施例提供的一种实施例的精度重组电路设计及原理图。
[0031]图5为本专利技术实施例提供的适用于多精度神经网络的精度无损存算一体装置的方法流程示意图。
[0032]图6为本专利技术实施例提供的智能终端的内部结构原理框图。
具体实施方式
[0033]本专利技术公开了适用于多精度神经网络的精度无损存算一体装置及方法，为使本专利技术的目的、技术方案及效果更加清楚、明确，以下参照附图并举实施例对本专利技术进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本专利技术，并不用于限定本专利技术。
[0034]本
技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本专利技术的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。应该理解，当我们称元件被“连接”或“耦接”到另一元件时，它可以直接连接或耦接到其他元件，或者也可以存在中间元件。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。
[0035]本
技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本专利技术所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种适用于多精度神经网络的精度无损存算一体装置，其特征在于，所述装置包括：数模转换模块，用于将数字信号转换为模拟信号；选择器，与所述数模转换模块电连接，且用于对若干乘法累加器进行选择；处理元件，与所述选择器电连接，且用于对模拟信号进行混合精度计算。2.根据权利要求1所述的适用于多精度神经网络的精度无损存算一体装置，其特征在于，所述处理元件包括乘法累加阵列、与所述乘法累加阵列电连接的模数转换模块以及与所述模数转换模块电连接的多精度移位累加模块。3.根据权利要求1所述的适用于多精度神经网络的精度无损存算一体装置，其特征在于，所述处理元件采用空间复用的方式排列。4.根据权利要求2所述的适用于多精度神经网络的精度无损存算一体装置，其特征在于，所述乘法累加阵列由p行q列的乘法累加器组成，其中，p和q均为非零整数。5.根据权利要求4所述的适用于多精度神经网络的精度无损存算一体装置，其特征在于，所述乘法累加器包括忆阻器以及与所述忆阻器电连接的数据处理模块。6.一种基于权利要求1
‑
5任一项所述的适用于多精度神经网络的精度无损存算一体装置的方法，其特征在于，所述方法包括：获取多精度神经网络的输入数据，并将所述输入数据按位拆分后进行数模转换，得到若干模拟信号；基于选择器和处理元件，将若干所述模拟信号与预设的权重采用时空复用的方式进行乘累加运算和多精度的重组运算，得到多精度神经网络的输出数据。7.根据权利要求6所述的适用于多精度神经网络的精度...

【专利技术属性】
技术研发人员：周浩翔，刘定邦，刘俊，吴秋平，韩宇亮，罗少波，毛伟，余浩，
申请(专利权)人：南方科技大学，
类型：发明
国别省市：