薄膜晶体管基板制造技术

本发明专利技术涉及一种薄膜晶体管基板，包括：绝缘基板；导体层，所述导体层包括氧化物半导体薄膜晶体管的顶栅电极部；氧化物半导体层，所述氧化物半导体层位于所述顶栅电极部的下方且包括所述氧化物半导体薄膜晶体管的沟道区域；以及上绝缘层，所述上绝缘层位于所述导体层和所述氧化物半导体层之间。所述氧化物半导体层包括低电阻区域，所述低电阻区域的电阻低于所述沟道区域的电阻。所述低电阻区域在所述基板的面内方向上夹置所述沟道区域且含有引起所述低电阻区域的电阻降低的杂质。引起所述低电阻区域的电阻降低的所述杂质在层叠方向上的浓度分布具有一个或多个峰值。所述一个或多个峰值位于所述氧化物半导体层的外部。多个峰值位于所述氧化物半导体层的外部。多个峰值位于所述氧化物半导体层的外部。

【技术实现步骤摘要】
薄膜晶体管基板


[0001]本专利技术涉及薄膜晶体管基板。

技术介绍

[0002]将低温多晶硅薄膜晶体管(Low
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Temperature Polysilicon Thin
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Film Transistor，LTPS TFT)和氧化物半导体TFT合并到一个电路中的技术已用于实际应用。例如，提出了包括低温多晶硅TFT和氧化物半导体TFT的像素电路。将具有高迁移率的低温多晶硅TFT和产生小泄漏电流的氧化物半导体TFT结合在一个电路中可以改善该电路的特性以及降低该电路的功耗。
[0003]氧化物半导体TFT的半导体层包括沟道区域和夹置沟道区域的源极/漏极区域。源极/漏极区域是其电阻低于沟道区域的电阻的低电阻区域。上述低电阻区域可以通过将氧化物半导体层暴露于特定元素的等离子体而形成，或者通过借助离子注入用杂质离子掺杂该氧化物半导体层而形成。

技术实现思路

[0004]在降低氧化物半导体层的电阻时，重要的是保持所设计的沟道长度。因此，当采用离子注入来降低氧化物半导体层的电阻时，精确控制注入的离子的浓度分布是重要的。如果保持在氧化物半导体层中的杂质的浓度过高，则沟道长度会变短，从而导致具有短沟道的TFT发生故障。
[0005]根据本专利技术的一个方面的薄膜晶体管基板，包括：绝缘基板；导体层，所述导体层包括氧化物半导体薄膜晶体管的顶栅电极部；氧化物半导体层，所述氧化物半导体层位于所述顶栅电极部的下方且包括所述氧化物半导体薄膜晶体管的沟道区域；以及上绝缘层，所述上绝缘层位于所述导体层和所述氧化物半导体层之间。所述氧化物半导体层包括低电阻区域，所述低电阻区域的电阻低于所述沟道区域的电阻。所述低电阻区域在所述基板的面内方向上夹置所述沟道区域且含有引起所述低电阻区域的电阻降低的杂质。引起所述低电阻区域的电阻降低的所述杂质在层叠方向上的浓度分布具有一个或多个峰值。所述一个或多个峰位于所述氧化物半导体层的外部。
[0006]本专利技术的一个方面改进了氧化物半导体薄膜晶体管的特性。
[0007]应当理解，前述一般描述和以下详细描述都是示例性和解释性的，并且不限制本专利技术。
附图说明
[0008]图1示意性地示出了OLED显示设备的结构示例；
[0009]图2示出了像素电路的结构示例；
[0010]图3示意性地示出了TFT基板的一部分的剖面结构；
[0011]图4示出了CMOS电路的示例；
[0012]图5示意性地示出了CMOS电路的剖面结构的示例；
[0013]图6A示出了制造氧化物半导体TFT的方法的示例；
[0014]图6B示出了制造氧化物半导体TFT的方法的示例；
[0015]图6C示出了制造氧化物半导体TFT的方法的示例；
[0016]图6D示出了制造氧化物半导体TFT的方法的示例；
[0017]图7A示出了制造氧化物半导体TFT的方法的另一示例；
[0018]图7B示出了制造氧化物半导体TFT的方法的又一示例；
[0019]图7C示出了制造氧化物半导体TFT的方法的再一示例；
[0020]图7D示出了制造氧化物半导体TFT的方法的另一示例；
[0021]图8示出了相关技术示例中的将杂质离子注入氧化物半导体TFT；
[0022]图9A示出了本说明书的一实施方式中的氧化物半导体TFT及其附近位置中的杂质的浓度分布的示例；
[0023]图9B提供了本说明书的一实施方式中的IGZO TFT及其附近位置中的硼的所测浓度分布的示例；
[0024]图9C提供了本说明书的一实施方式中的氧化物半导体TFT的测量结果；
[0025]图10A示出了本说明书的另一实施方式中的氧化物半导体TFT及其附近位置中的杂质的浓度分布的示例；
[0026]图10B示出了本说明书的又一实施方式中的氧化物半导体TFT及其附近位置中的杂质的浓度分布的示例；
[0027]图11示意性地示出了通过n型半导体的SCM分析获得的dC/dV信号与载流子密度之间的关系；
[0028]图12示出了本说明书的一实施方式中的氧化物半导体层中的dC/dV信号值的变化；以及
[0029]图13示出了本说明书的另一实施方式中的氧化物半导体层中的dC/dV信号值的变化。
具体实施方式
[0030]在下文中，将参考附图描述本专利技术的实施方式。应注意，实施方式仅为实施本专利技术的示例，并不限制本专利技术的技术范围。附图中的一些元件的尺寸或形状被放大，以便于清楚地理解描述。
[0031]概述
[0032]以下描述采用有机发光二极管(Organic Light
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Emitting Diode，OLED)显示设备作为包括薄膜晶体管基板的设备的示例。本专利技术中的OLED显示设备包括像素电路和/或外围电路中的低温多晶硅薄膜晶体管(LTPS TFT)和氧化物半导体TFT。氧化物半导体的一个示例是氧化铟镓锌(IGZO)。该薄膜晶体管基板不仅可用在OLED显示设备中，还可用在平板显示器(例如液晶显示设备)或电子设备(例如存储设备或高压设备)中。
[0033]氧化物半导体TFT产生小泄漏电流，因此，它可以用作与存储电容器(电容元件)连接的开关晶体管，例如用于维持像素电路中的驱动晶体管的栅极电位。例如，具有高迁移率的低温多晶硅TFT可用作驱动晶体管。本文公开的结构还适用于除显示设备之外的设备。
[0034]本说明书的实施方式中的氧化物半导体层通过被掺杂杂质离子，使其电阻降低。电阻降低的区域包括氧化物半导体TFT的源极区域/漏极区域。在降低氧化物半导体层的电阻时，重要的是保持所设计的沟道长度。因此，当采用离子注入来降低氧化物半导体层的电阻时，精确控制所注入的离子的浓度分布是重要的。如果在氧化物半导体层中保持的杂质的浓度过高，则沟道长度会变短，从而导致具有短沟道的TFT发生故障。
[0035]在本说明书的一个实施方式中，杂质在层叠方向上的浓度分布具有一个或多个峰值，并且该一个或多个峰值位于氧化物半导体层的外部。使杂质浓度分布的峰值从氧化物半导体层偏移，有助于产生理想的低电阻氧化物半导体区域。
[0036]本说明书的一实施方式中的氧化物半导体层包括从顶栅电极部的端部向外延伸的过渡区域。在该过渡区域中，载流子密度随着远离该顶栅电极部而增大。这种结构提供了更适合氧化物半导体TFT的特性。对该过渡区域的SCM分析所获得的dC/dV值具有负最小值。具体地，该顶栅电极部的端部的dC/dV值是负值。随着距该顶栅电极部的距离增大，dC/dV值减小到最小值、然后增大。dC/dV值在该过渡区域之外达到零值。这种结构提供了更适合氧化物半导体TFT的特性。
[0037]显示设备的结构
[0038]图1示意性地示出了OLED显示设备1的结构示例。OLED显示设备1包括薄膜晶体管(TFT)基板10和薄膜封装部(Thin
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【技术保护点】

【技术特征摘要】
1.一种薄膜晶体管基板，包括：绝缘基板；和导体层，所述导体层包括氧化物半导体薄膜晶体管的顶栅电极部；氧化物半导体层，所述氧化物半导体层位于所述顶栅电极部的下方且包括所述氧化物半导体薄膜晶体管的沟道区域；以及上绝缘层，所述上绝缘层位于所述导体层和所述氧化物半导体层之间，其中，所述氧化物半导体层包括低电阻区域，所述低电阻区域的电阻低于所述沟道区域的电阻，其中，所述低电阻区域在所述绝缘基板的面内方向上夹置所述沟道区域且含有引起所述低电阻区域的电阻降低的杂质，其中，引起所述低电阻区域的电阻降低的所述杂质在层叠方向上的浓度分布具有一个或多个峰值，以及其中，所述一个或多个峰值位于所述氧化物半导体层的外部。2.根据权利要求1所述的薄膜晶体管基板，其中，所述一个或多个峰值中的一个峰值位于所述上绝缘层内。3.根据权利要求1所述的薄膜晶体管基板，还包括位于所述氧化物半导体层下方的下绝缘层，其中，所述一个或多个峰值中的一个峰值位于所述下绝缘层内。4.根据权利要求3所述的薄膜晶体管基板，其中，所述一个或多个峰值是第一峰值和第二峰值，所述一个或多个峰值中的所述一个峰值为所述第一峰值，以及所述第二峰值位于所述上绝...

【专利技术属性】
技术研发人员：竹知和重，世良贤二，田中淳，何水，林飞鹏，
申请(专利权)人：武汉天马微电子有限公司，
类型：发明
国别省市：