用数字字调整的频率合成电路制造技术

一种直接数字频率合成器以对多路转换器（３３；１３３）寻址的模累加器（１７；１１７）为特征。多路转换器接收一系列由数字电路（４１－４５；１４１－１５３）产生的延迟信号。延迟信号产生参考振荡器（３７；１３７）的相位。延迟单位的数目足以分辨所期望的起伏。累加器是数字计数器，每次计数它只递增单个数字，诸如Ｇｒａｙ码计数器。在一个实施例中，由电荷泵浦（４３；图５）产生延迟信号，该电荷泵浦馈给各个逻辑电路（４１；图３－４），而这些逻辑电路驱动环路中的集成电容器。至电荷泵浦的反馈将使总延迟划分参考时钟的单个时钟周期。在第二实施例中，由输出处于相位颠倒关系（１４５）的单个寄存器或数个寄存器（１５１；１５３）来划分单个时钟周期。使用时钟乘法器（１４１）和除法器（１４７）来确保每个时钟周期与延迟单位的总数同步。多路转换器（３３；１３３）的输出（３３；１５５）是参考振荡器信号，它由相位延迟调整，形成合成的输出频率。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及频率合成器，具体而言，本专利技术涉及直接数字频率合成器。
技术介绍
在H.T.Nicholas等人撰写的题目为“采用1.25μmCMOS的具有-90dBc寄生性能的150MHz直接数字频率合成器”的论文(刊登于《IEEE固态电路月刊》，1991年12月，第26卷，第12期)中，作者们说明，许多直接数字频率合成器利用K位字累加器的模2K溢出性质以产生产生的输出波的相位辐角。累加器的连续的字可以变换为产生的输出波的连续的相位值。在第5,656,958号美国专利中，P.Albert等人在用于数字通信的频率合成装置中使用了上述累加器技术的一种变更，在该场合要以很高的精确度产生载波频率。该专利揭示了一种电路，该电路使用了锁相环来对输入数据信号进行操作。累加器电路接收来自源的数字字。可变除法器电路对累加器输出信号进行处理，以根据数字字的内容调节本地时钟的相位。本地时钟相位的连续改变造成输出频率的改变。由P.Albert等人揭示的电路对于这样的情形是有用的，在该情形中，数字信道包含子信道或时隙，其中时钟的相位信息用数字字编码。例如，在MPEG(动态图象专家组)数据传输中，有称为系统时钟基准(SCR)的子信道，MPEG编码器至少每隔0.7秒就发送该子信道一次。必须接收、译码SCR信号，并且把它送至音频和视频译码器，以更新内部时钟。可以用子信道来对频率合成器中使用的数字编码。锁相环是公知的用于锁定时钟信号的相位的电路。锁相环能够消除起伏(即在传输信道中出现的数字信号的有效沿的短时间变化)。在授予A.Lovelace等人的第4,241,308号美国专利中揭示了这些时钟恢复电路。本专利技术的一个目的是使用数字技术以高稳定性和低起伏来合成靠近参考频率的频率。本专利技术的另一个目的是提供锁相环的末级，即数控振荡器。专利技术概述已经在一种频率合成电路中达到了上述目的。一个实施例描述了可调整延迟线和模累加器相结合的特征。调整是相对于由本地振荡器产生的稳定的参考频率，在单个时钟周期内作出的。数字字规定输出频率值。把输入数字字馈给累加器，其值周期地达到阈值。此周期取决于输入数字字值。当然，此累加器溢出。在本专利申请中，累加器下溢和上溢都称为“溢出”。相应于相位延迟信号的精确的延迟量由多个缓冲器单元提供，每隔缓冲器单元驱动下一个延迟单元的扇入电容并且也驱动连线电容(它起着主要延迟元件的作用)。每个缓冲器的控制脚用作缓冲器强度驱动调制器，允许改变与负载有关的延迟。控制脚由电荷泵浦(它具有与单个时钟周期的开始和结束相连系的占空度)驱动，以确保总延迟量保持在一个时钟周期内。把总延迟量馈给多路转换器，它对输入数字字进行操作，其做法是每当在紧靠于多路转换器之前的积分器(计数器)中出现新的增量时，使本地振荡器频率信号移动一个相位延迟单位。即使输入数字字是固定的，每当第一积分器达到阈值时，此计数器就进行计数。输入数字字首先通过成形电路，该成形电路包括积分器和阈值电路。成形电路连至用作累加器的计数器，该计数器确定后继的多路转换器选择值。这样将产生一系列晶体振荡器周期方波再跟有一个晶体振荡器周期加或减(在多路转换器输入端处递增计数或递减计数或颠倒相位延迟次序)相位延迟单位。最末一个周期取决于输入数字字值。成形电路和计数器由多路转换器的输出同步，从而在处理了前一个字之后才使下一个数据字开始或通过计数器。于是，本专利技术采用两个反馈电路。第一反馈电路确保总延迟量在一个周期内产生，而采用与第一电路相同的振荡器的第二反馈电路使输入成形电路和计数器与多路转换器输出同步。第二反馈电路把第一反馈电路整个地包括在内。第二实施例不采用真实的延迟线。在第二实施例中，把本地振荡器的参考频率倍频，并且以相位颠倒的关系馈给两个移位寄存器，而偏移相位用与第一实施例的多个延迟相同的方式细分参考频率。再次送输入数字字通过累加器，它的溢出信号在积分后对多路转换器寻址，用于为本地振荡器选择合适的相位延迟，产生频率的微小改变。此过程依次用其他的数字字迅速重复，由此确定一个或一些新的频率。附图概述附图说明图1是本专利技术的频率合成电路的第一实施例的方框图。图2A是作为图1的频率合成电路中的输入积分器的输出的线性化值对于时间的定时图，其上叠加有阈值。图2B是来自图1的电路的输出波形的定时图，描绘出合成频率信号。图2C是图1的电路中的经恢复的数据字的定时图。图2D是图1的电路中的经恢复的数据字的数据包络的定时图。图2E-2G是延迟线输出信号的定时图。图3是在图1的电路中使用的延迟线的方框图。图4是在图2的延迟线中使用的缓冲器电路的电路图。图5是在图1的电路中使用的电荷泵浦的电路图。图6是采用图1的频率合成电路作为数控振荡器的锁相环的电路图。图7是本专利技术的频率合成电路的第二实施例的电路图。图8是在图7的电路中使用的双移位器的电路图。图8A是在图7的电路中使用的高频时钟波形的定时图。图8B是在图7的电路中使用的除法器的定时图。图8C-8F是至图7的电路中的双移位器的移位器输入的定时图。图9A-9C是来自图7的电路中的移位器的移位器输出的定时图。图9D是在图7的电路中恢复的数据包络的定时图。图9E是来自图7的电路的输出波形的定时图，描绘合成的频率信号。实现本专利技术的最佳方式参见图1，本专利技术的频率合成电路的第一实施例具有输入线11，它接收代表指出所需的输出频率值的数字字的经发送的信号。本专利技术的频率合成电路能够在很窄的范围中建立所需的频率，该范围以本地振荡器37的标称或参考频率(它通常相应于系统或数据频率)为中心。由输入线11馈给作为成形网络15的一部分的积分器13。把来自积分器的输入信号馈给阈值电路14，当输入信号超过预订值时，阈值电路14为高电平。图2A示出数据字的积分位。直线12(它是积分器输出的直线化图形)代表数字字输入，根据输出合成频率波形使数字字同步。图1中的第一积分器在由数字输入字值规定的持续时间内产生斜坡电压12，它给出包括溢出周期的斜率系数，如图2B所示，斜坡电压12取自线30，溢出周期来自多路转换器33的线35上的输出频率。阈值电路14建立了数字电平，它由图2A中的直线16指明。使用阈值电路14，用以为选择新的相位延迟信号而设置时隙。如果斜坡信号12与阈值16相交，则产生示于图2C的输出脉冲18。此脉冲是简单的启动计数器的信号，该计数器积分这些输入脉冲以选择新的相位延迟单位偏移的信号。计数模式不是十进制模式(即0，1，2，3，...)，而是一位切换模式，例如Gray码计数器或反射二进制码，其中，每个后继的计数值改变一位。这种计数方式避免了十进制计数器的寄生切换。在十进制两位计数器中，例如，由于两个触发器的输出端没有负载相同的电容器，当从1切换至2时，人们会遇到一些问题。如果人们把这个值送至多路转换器，则在多路转换器输出端将出现问题。一位切换计数器不会产生这种现象。于是，对于按照下表的3位计数器，二进制等价值的序列如下0，1，3，2，6，7，5，4。Gray码二进制等价(计数器) (多路转换器延迟输出)000000001001011010010011110100111101101110100111当然，当Gray码计数器增加时，为了正确地排序信号的相位延迟量，必须把它按正确的次序连本文档来自技高网...

【技术保护点】
一种输出频率由数字字确定的频率合成电路，其特征在于，所述电路包括： 输入线，它接收可确定所需输出频率的输入数字字； 模累加器，它耦合至输入线，用于累加连续的数字字，所示累加器在其输出端提供连续的相位选择值； 本地振荡器，它产生具有参考频率的振荡器信号； 延迟线，它连至本地振荡器，用于接收来自所述本地振荡器的振荡器信号，所述延迟线产生多个具有不同延迟的振荡器信号样式，这些延迟相应于多个接收到的处于所述参考频率的所述振荡器信号的增量相移，所述多个增量相移跨于处于所述参考频率的所述振荡器信号的一个周期；以及 多路转换器，它连到所述延迟线，以接收来自所述延迟线的所述振荡器信号的多个相移样式，所述多路转换器具有一个控制输入端，该输入端连至所述累加器的输出端，用以从所述输出端接收连续的相位选择值，所述多路转换器按照所述连续的相位选择值重复地选择所述振荡器信号的所述多个相移样式之一作为所述电路的输出，这样，重复的相移选择形成合成的输出频率。

【技术特征摘要】
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【专利技术属性】
技术研发人员：阿兰韦尔涅，迪迪埃瓦伦蒂，
申请(专利权)人：爱特梅尔股份有限公司，
类型：发明
国别省市：US[美国]