一种用于存内计算阵列的位线电压钳制电路制造技术

本发明专利技术涉及一种用于存内计算阵列的位线电压钳制电路，属于存内计算技术领域，该钳制电路包括：电压钳位模块和电压读出模块，电压钳位模块用于对存内计算阵列的位线电压进行钳制，电压读出模块用于读出位线电压；电压钳位模块包括管T1、管T2和管T3，管T3的源极和管T1的源极均连接电源VDD，管T3的栅极为列选信号，列选信号用于控制存内计算阵列中预设列对应位线的导通，管T3的漏极与管T2的源极连接，管T2的栅极连接管T1的栅极，管T2的栅极与管T2的漏极均与位线连接；电压读出模块的输入与管T1的漏极连接。本发明专利技术降低了存储单元的写干扰，提高了存内计算的准确性。提高了存内计算的准确性。提高了存内计算的准确性。

【技术实现步骤摘要】
一种用于存内计算阵列的位线电压钳制电路


[0001]本专利技术涉及存内计算
，特别是涉及一种用于存内计算阵列的位线电压钳制电路。

技术介绍

[0002]深度卷积神经网络（DCNNs）证明了推理精度的提高，深度学习正在向边缘计算转移。这一发展推动了低资源机器学习算法及其加速硬件的工作。DCNNs中最常见的运算是乘法和累加（MAC），它控制着功率和延迟。MAC操作具有很高的规则性和并行性，因此非常适合硬件加速。然而，内存访问量严重限制了传统数字加速器的能源效率。因此，存内计算（CIM）对DCNN加速越来越有吸引力。
[0003]目前存内计算的设计中，按存储介质来划分可分为基于SRAM的设计和基于新型非易失性存储器的设计。基于SRAM的设计技术成熟，但也存在一定问题。比如多行字线打开将位线电压拉到很低，从而导致对存储单元的写干扰。

技术实现思路

[0004]本专利技术的目的是提供一种用于存内计算阵列的位线电压钳制电路，降低了存储单元的写干扰。
[0005]为实现上述目的，本专利技术提供了如下方案：一种用于存内计算阵列的位线电压钳制电路，包括：电压钳位模块和电压读出模块，所述电压钳位模块用于对存内计算阵列的位线电压进行钳制，所述电压读出模块用于读出所述位线电压；所述电压钳位模块包括管T1、管T2和管T3，所述管T3的源极和所述管T1的源极均连接电源VDD，所述管T3的栅极为列选信号，所述列选信号用于控制所述存内计算阵列中预设列对应位线的导通，所述管T3的漏极与所述管T2的源极连接，所述管T2的栅极连接所述管T1的栅极，所述管T2的栅极与所述管T2的漏极均与所述位线连接；所述电压读出模块的输入与所述管T1的漏极连接。
[0006]可选地，所述电压读出模块包括管T4、电阻Re、11个灵敏放大器和11个参考电压；所述管T4的漏极连接所述管T1的漏极，所述管T4的栅极连接控制信号Ctrl，所述管T4的源极连接所述电阻Re的一端，所述电阻Re的另一端接地，所述管T4的漏极作为所述灵敏放大器的第一输入端，所述灵敏放大器的第二输入端用于输入参考电压；11个灵敏放大器的第二输入端与11个参考电压一一对应，所述灵敏放大器用于将所述第一输入端输入的电压与所述第二输入端输入的参考电压进行比较，11个灵敏放大器的输出组成一个11位的输出数据。
[0007]可选地，所述灵敏放大器包括管P1、管P2、管P3、管P4、管P5、管P6、管P7、管N1、管N2和管N3；所述管P1的栅极和所述管P2的栅极均连接信号Ctrl_inv，所述管P1的第一极连接
所述管T4的漏极，所述管P2的第一极连接所述参考电压，所述管P3的栅极和所述管P4的栅极均连接信号Pre，所述管P3的第一极、所述管P4的第一极、所述管P5的栅极、所述管P6的第一极和所述管P7的第一极均连接所述电源VDD，所述管P1的第二极分别与所述管P3的第二极、所述管P5的第一极、所述管P6的第二极、所述管N1的第一极、所述管P7的栅极和所述管N2的栅极连接，所述管P2的第二极分别与所述管P4的第二极、所述管P5的第二极、所述管P7的第二极、所述管N2的第一极所述管P6的栅极和所述管N1的栅极连接，所述管N1的第二极和所述管N2的第二极均连接所述管N3的第一极，所述管N3的栅极连接所述控制信号Ctrl，所述管N3的第二极接地，所述管P7的栅极作为所述灵敏放大器的输出端。
[0008]可选地，所述管T1、所述管T2和所述管T3均为PMOS管。
[0009]可选地，所述管T4为NMOS管。
[0010]可选地，所述管P1、所述管P2、所述管P3、所述管P4、所述管P5、所述管P6和所述管P7均为PMOS管。
[0011]可选地，所述管N1、所述管N2和所述管N3均为NMOS管。
[0012]根据本专利技术提供的具体实施例，本专利技术公开了以下技术效果：本专利技术通过电压钳位模块对位线电压进行钳制，将位线电压钳制在一个固定范围内，降低了位线电压过低造成写干扰问题，提高了存内计算的准确性。
附图说明
[0013]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0014]图1为本专利技术一种用于存内计算阵列的位线电压钳制电路结构图。
具体实施方式
[0015]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0016]本专利技术的目的是提供一种用于存内计算阵列的位线电压钳制电路，降低了存储单元的写干扰。
[0017]为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本专利技术作进一步详细的说明。
[0018]图1为本专利技术一种用于存内计算阵列的位线电压钳制电路结构图，如图1所示，一种用于存内计算阵列的位线电压钳制电路，包括：电压钳位模块10和电压读出模块20，电压钳位模块10用于对存内计算阵列的位线电压进行钳制，电压读出模块20用于读出位线电压。
[0019]电压钳位模块10包括管T1、管T2和管T3，管T3的源极和管T1的源极均连接电源VDD，管T3的栅极为列选信号，列选信号用于控制存内计算阵列中预设列对应位线BL的导
通，管T3的漏极与管T2的源极连接，管T2的栅极连接管T1的栅极，管T2的栅极与管T2的漏极均与位线BL连接。
[0020]电压读出模块20的输入与管T1的漏极连接。
[0021]管T1、管T2和管T3均为PMOS管。
[0022]管T2和管T3构成电压钳位器。Ysel信号为列选信号，如图1所示，通过控制管T3的栅极来选择某一列进行导通计算，管T3的漏极和管T2的源极相连，管T2的栅极和漏极短接与位线BL连接在一起，通过位线BL的电压值来控制管T2的导通程度，所以电压钳位器需要较短的预充电时间，以使位线BL的电压在字线WL到达（即开始计算）之前保持稳定。由于管T2和管T3的钳制作用，位线电压在放电期间仅略有变化，最后钳制在70%电源VDD左右。本专利技术能够将位线的电压钳制在一个固定的范围内，降低了存储单元的写干扰，从而提高了存内计算的准确性。
[0023]电压读出模块20包括管T4、电阻Re、11个灵敏放大器201和11个参考电压；管T4的漏极连接管T1的漏极，管T4的栅极连接控制信号Ctrl，管T4的源极连接电阻Re的一端，电阻Re的另一端接地，管T4的漏极作为灵敏放大器201的第一输入端，灵敏放大器201的第二输入端用于输入参考电压；11个灵敏放大器201的第二输入端与11个参考电压一一对应，即11个灵敏放大器为并联关本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于存内计算阵列的位线电压钳制电路，其特征在于，包括：电压钳位模块和电压读出模块，所述电压钳位模块用于对存内计算阵列的位线电压进行钳制，所述电压读出模块用于读出所述位线电压；所述电压钳位模块包括管T1、管T2和管T3，所述管T3的源极和所述管T1的源极均连接电源VDD，所述管T3的栅极为列选信号，所述列选信号用于控制所述存内计算阵列中预设列对应位线的导通，所述管T3的漏极与所述管T2的源极连接，所述管T2的栅极连接所述管T1的栅极，所述管T2的栅极与所述管T2的漏极均与所述位线连接；所述电压读出模块的输入与所述管T1的漏极连接。2.根据权利要求1所述的用于存内计算阵列的位线电压钳制电路，其特征在于，所述电压读出模块包括管T4、电阻Re、11个灵敏放大器和11个参考电压；所述管T4的漏极连接所述管T1的漏极，所述管T4的栅极连接控制信号Ctrl，所述管T4的源极连接所述电阻Re的一端，所述电阻Re的另一端接地，所述管T4的漏极作为所述灵敏放大器的第一输入端，所述灵敏放大器的第二输入端用于输入参考电压；11个灵敏放大器的第二输入端与11个参考电压一一对应，所述灵敏放大器用于将所述第一输入端输入的电压与所述第二输入端输入的参考电压进行比较，11个灵敏放大器的输出组成一个11位的输出数据。3.根据权利要求2所述的用于存内计算阵列的位线电压钳制电路，其特征在于，所述灵敏放大器包括管P1、管P2、管P3、管P4、管P5、管P6、管P7、管N1、管N2和管N3；所述管P...

【专利技术属性】
技术研发人员：乔树山，黄茂森，尚德龙，周玉梅，
申请(专利权)人：中科南京智能技术研究院，
类型：发明
国别省市：