移位寄存器、栅极驱动电路和显示面板制造技术

本申请涉及一种移位寄存器、栅极驱动电路和显示面板。该移位寄存器包括多个移位寄存单元，多个移位寄存单元共用第一下拉电路，每个移位寄存单元还包括第一输出电路和第二输出电路。其中，第一移位寄存单元还包括第三下拉电路和下拉保持电路，第三下拉电路与第一上拉节点、第一下拉节点和第二下拉节点相连，第三下拉电路用于在第一下拉节点或第二下拉节点的控制下，对第一上拉节点进行初始化。下拉保持电路分别连接第三下拉电路和第一下拉电路，下拉保持电路用于在第一下拉节点处于下拉电位状态时保持第一下拉节点处于低电位。满足高分辨率窄边框的要求的同时，防止第一下拉节点出现电位波动，从而达到大幅提升共用的第一下拉电路的下拉可靠性。拉电路的下拉可靠性。拉电路的下拉可靠性。

【技术实现步骤摘要】
移位寄存器、栅极驱动电路和显示面板


[0001]本申请涉及显示
，特别是涉及一种移位寄存器、栅极驱动电路和显示面板。

技术介绍

[0002]OLED栅极驱动电路通常要用三个子电路组合而成，即检测单元、显示单元和输出两者复合脉冲的连接单元(或门电路或Hiz电路)，但是，其存在的问题在于，电路结构非常复杂，无法满足高分辨率窄边框的要求。常用的栅极驱动电路包括多个移位寄存器。其中移位寄存器单元包括：响应于输入信号，将第一电压信号提供给输出端子的输入模块；用于响应于复位信号，将第二电压信号提供给输入模块中作为输入模块中输出端的第一节点的复位模块；响应于第一节点的电压，将第一时钟信号提供给输出端子的输出模块；用响应于第二时钟信号、将第二时钟信号提供给第二节点，并响应于第一节点或输出端子的电压，将电源负电压提供给第二节点的下拉控制模块；响应于第二节点的电压，将电源负电压提供给第一节点和输出端子的下拉模块。通过共用第一下拉电路能够简化电路的结构，节省占用的空间，从而满足高分辨窄边框的要求。然而，在实现过程中，专利技术人发现共用第一下拉电路的移位寄存器单元至少存在着下拉可靠性不高的技术问题。

技术实现思路

[0003]基于此，有必要针对上述下拉可靠性不高的技术问题，提供一种下拉可靠性较高的移位寄存器、一种栅极驱动电路和一种显示面板。
[0004]为了实现上述目的，一方面，本申请实施例提供了一种移位寄存器，包括多个移位寄存单元，多个移位寄存单元共用第一下拉电路，每个移位寄存单元还包括第一输出电路和第二输出电路；
[0005]每个移位寄存单元的第一输出电路与相应移位寄存单元的第一输出端相连，每个移位寄存单元的第二输出电路与相应移位寄存单元的第二输出端相连，每个移位寄存单元的第一输出端还通过第一单向隔离电路连接第一下拉电路，且每个移位寄存单元的第二输出端还通过第二单向隔离电路连接第一下拉电路；
[0006]多个移位寄存单元包括第一移位寄存单元和第二移位寄存单元，其中，第一移位寄存单元的第一输出电路还与第一上拉节点和第一时钟端相连，第一移位寄存单元的第一输出电路用于根据第一上拉节点的电位和第一时钟端的第一时钟信号控制第一移位寄存单元的第一输出端输出第一输出信号，第一移位寄存单元的第二输出电路还与第一上拉节点和第二时钟端相连，第一移位寄存单元的第二输出电路用于根据第一上拉节点的电位和第二时钟端的第二时钟信号控制第一移位寄存单元的第二输出端输出第二输出信号；
[0007]第二移位寄存单元的第一输出电路与第二上拉节点和第三时钟端相连，第二移位寄存单元的第一输出电路用于根据第二上拉节点的电位和第三时钟端的第三时钟信号控制第二移位寄存单元的第一输出端输出第三输出信号，第二移位寄存单元的第二输出电路
与第二上拉节点和第四时钟端相连，第二移位寄存单元的第二输出电路用于根据第二上拉节点的电位和第四时钟端的第四时钟信号控制第二移位寄存单元的第二输出端输出第四输出信号；
[0008]第一移位寄存单元还包括第三下拉电路和下拉保持电路，第三下拉电路与第一上拉节点、第一下拉节点和第二下拉节点相连，第三下拉电路用于在第一下拉节点或第二下拉节点的控制下，对第一上拉节点进行初始化；
[0009]下拉保持电路分别连接第三下拉电路和第一下拉电路，下拉保持电路用于在第一下拉节点处于下拉电位状态时保持第一下拉节点处于低电位。
[0010]另一方面，本申请实施例还提供了一种栅极驱动电路，包括多个上述的移位寄存器。
[0011]又一方面，本申请实施例还提供了一种显示面板，包括上述的栅极驱动电路。
[0012]上述技术方案中的一个技术方案具有如下优点和有益效果：
[0013]上述的移位寄存器、栅极驱动电路和显示面板，通过多个移位寄存单元共用第一下拉电路，且每个移位寄存单元的第一输出端还通过第一单向隔离电路连接第一下拉电路，且每个移位寄存单元的第二输出端还通过第二单向隔离电路连接第一下拉电路，以使每个移位寄存单元的第一输出端与第二输出端相互隔离，从而，能够简化电路的结构，节省占用的空间，可以满足高分辨率窄边框的要求的同时，在第一下拉节点的两端增加下拉保持电路，以便在第一下拉节点处于下拉电位状态时保持第一下拉节点处于低电位，防止第一下拉节点出现电位波动，从而达到大幅提升共用的第一下拉电路的下拉可靠性，避免下拉失效而影响电路的正常运作。
[0014]本专利技术附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本专利技术的实践了解到。
附图说明
[0015]图1为共用第一下拉电路的移位寄存器的方框示意图；
[0016]图2为一个实施例中的移位寄存器的电路结构示意图；
[0017]图3为一个实施例中的移位寄存器的具体电路结构示意图。
具体实施方式
[0018]为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
[0019]需要说明的是，当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件并与之结合为一体，或者可能同时存在居中元件。本文所使用的术语“一端”、“另一端”以及类似的表述只是为了说明的目的。
[0020]除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的
的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
[0021]在实践研究中，专利技术人发现传统共用第一电路的移位寄存器单元，其共用第一下拉电路的同时会对QB1点的低电位提出电位稳定性要求，即QB1点的电位波动将会切实影响下拉单元的下拉功能，这会导致下拉失效而影响电路的正常运作，下拉可靠性不高。针对上述技术问题，本申请在于优化为了满足高分辨窄边框需求而提出的共用第一下拉电路的栅极驱动电路，由于共用第一下拉电路有可能因为QB1点的电位波动而导致功能失效，因此本申请采用的技术构思是在QB1点添加一个新的下拉单元，以便在使用下拉功能时维持QB1点的低电位，从根本上解决下拉功能稳定性的缺陷，优化下拉单元，从而实现提升下拉可靠性的目的。
[0022]图1所示，是共用第一下拉电路的移位寄存器的方框示意图。如图2所示，本申请提供的移位寄存器100包括多个移位寄存单元101，多个移位寄存单元101共用第一下拉电路11，其中，每个移位寄存单元101还包括第一输出电路12和第二输出电路13，每个移位寄存单元101的第一输出电路12与相应的移位寄存单元101的第一输出端OUT1相连，每个移位寄存单元101的第二输出电路13与相应的移位寄存单元101的第二输出端OUT2相连，每个移位寄存单元101的第一输出端OUT1还通过第一单向隔离电路本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种移位寄存器，其特征在于，包括多个移位寄存单元，所述多个移位寄存单元共用第一下拉电路，每个所述移位寄存单元还包括第一输出电路和第二输出电路；每个所述移位寄存单元的第一输出电路与相应移位寄存单元的第一输出端相连，每个所述移位寄存单元的第二输出电路与相应移位寄存单元的第二输出端相连，每个所述移位寄存单元的第一输出端还通过第一单向隔离电路连接所述第一下拉电路，且每个所述移位寄存单元的第二输出端还通过第二单向隔离电路连接所述第一下拉电路；所述多个移位寄存单元包括第一移位寄存单元和第二移位寄存单元，其中，所述第一移位寄存单元的第一输出电路还与第一上拉节点和第一时钟端相连，所述第一移位寄存单元的第一输出电路用于根据所述第一上拉节点的电位和所述第一时钟端的第一时钟信号控制所述第一移位寄存单元的第一输出端输出第一输出信号，所述第一移位寄存单元的第二输出电路还与所述第一上拉节点和第二时钟端相连，所述第一移位寄存单元的第二输出电路用于根据所述第一上拉节点的电位和所述第二时钟端的第二时钟信号控制所述第一移位寄存单元的第二输出端输出第二输出信号；所述第二移位寄存单元的第一输出电路与第二上拉节点和第三时钟端相连，所述第二移位寄存单元的第一输出电路用于根据所述第二上拉节点的电位和所述第三时钟端的第三时钟信号控制所述第二移位寄存单元的第一输出端输出第三输出信号，所述第二移位寄存单元的第二输出电路与所述第二上拉节点和第四时钟端相连，所述第二移位寄存单元的第二输出电路用于根据所述第二上拉节点的电位和所述第四时钟端的第四时钟信号控制所述第二移位寄存单元的第二输出端输出第四输出信号；所述第一移位寄存单元还包括第三下拉电路和下拉保持电路，所述第三下拉电路与第一上拉节点、第一下拉节点和第二下拉节点相连，所述第三下拉电路用于在所述第一下拉节点或所述第二下拉节点的控制下，对所述第一上拉节点进行初始化；所述下拉保持电路分别连接所述第三下拉电路和所述第一下拉电路，所述下拉保持电路用于在所述第一下拉节点处于下拉电位状态时保持所述第一下拉节点处于低电位。2.根据权利要求1所述的移位寄存器，其特征在于，所述第一移位寄存单元还包括第一控制电路，所述第一控制电路分别与所述第一上拉节点、所述第一下拉节点、第一电源和第三电源相连，所述第一控制电路用于将所述第一电源的电位写入所述第一下拉节点，或者在所述第一上拉节点的控制下，将所述第一下拉节点的电位下拉至所述第三电源的电位；所述第二移位寄存单元还包括第二控制电路，所述第二控制电路分别与第二上拉节点、第二下拉节点、第二电源和所述第三电源相连，所述第二控制电路用于将所述第二电源的电位写入所述第二下拉节点，或者在所述第二上拉节点的控制下，将所述第二下拉节点的电位下拉至所述第三电源的电位；其中，所述第一下拉电路的第一控制端与所述第一下拉节点相连，所述第一下拉电路的第二控制端与所述第二下拉节点相连。3.根据权利要求1所述的移位寄存器，其特征在于，所述第一移位寄存单元还包括级联输出电路和第二下拉电路，所述级联输出电路与第五时钟端、第一上拉节点和级联输出端相连；所述级联输出电路用于根据所述第一上拉节点的电位和所述第五时钟端的第五时钟信号控制所述级联输出端输出级联输出信号；所述第二下拉电路与所述级联输出端相连，所述第二下拉电路的第一控制端与第一下
拉节点相连，所述第二下拉电路的第二控制端与第二下拉节点相连，所述第二下拉电路用于在所述第一下拉节点或所述第二下拉节点的控制下，下拉所述级联输出端的电位。4.根据权利要求1所述的移位寄存器，其特征在于，所述第一移位寄存单元还包括第一输入单元和第一复位单元，所述第一输入单元分别与第一上拉节点、第四电源和第一控制端相连，所述第一输入单元用于在所述第一控制端的控制下，将所述第四电源提供的电位写入所述第一上拉节点；所述第一复位单元与所述第一上拉节点、第三电源和第二控制端相连，所述第一复位单元用于在所述第二控制端的控制下，通过所述第三电源对所述第一上拉节点进行复位；所述第二移位寄存单元还包括第二输入单元和第二复位单元，所述第二输入单元分别与所述第二上拉节点、所述第四电源和所述...

【专利技术属性】
技术研发人员：阮敏，
申请(专利权)人：TCL华星光电技术有限公司，
类型：发明
国别省市：