一种触发器状态保持电路及方法技术

一种触发器状态保持电路及方法，所述触发器状态保持电路包括：待保存模块、数据保存控制模块、数据恢复控制模块以及SRAM；所述数据保存控制模块至少包括压缩单元；所述数据恢复控制模块至少包括解压缩单元；所述待保存模块包括多个触发器，多个触发器能够连接成扫描链；本申请能够降低集成电路系统进入和退出低功耗模式所花费的时间，以及能够提高集成电路系统的可恢复性、可靠性、安全性。安全性。安全性。

【技术实现步骤摘要】
一种触发器状态保持电路及方法


[0001]本专利技术涉及集成电路
，尤其涉及一种触发器状态保持电路及方法。

技术介绍

[0002]在集成电路（IC）块上电工作过程中，为了节省功耗，会让部分电路（例如触发器）进入掉电状态，在需要掉电电路工作的时候，系统要快速对掉电电路进行恢复并使其继续工作。为了对掉电电路进行恢复，传统方法通常是采用对掉电电路进行上电复位，使掉电电路进入reset状态，其存在的问题是掉电电路重新上电恢复时的初始状态是reset状态，而不是掉电前的状态，掉电电路无法基于掉电前的状态继续工作；此外，在对掉电电路进行上电复位的过程中，系统需要进行一系列初始化等恢复操作，这导致系统恢复时间很长。
[0003]为了解决该问题，目前的解决方案是将触发器（寄存器）的数据转移到存储器中进行存储，以便在掉电电路恢复时能够进入掉电前的状态。然而受存储器储存数据宽度的限制，触发器的数据完全转移到存储器中需要较长的时间，进而延长了系统进入低功耗模式以及退出低功耗模式的时间；此外，由于存储器在某种条件下会触发软失效的机制，导致存储的数据的某个数据位发生变化，从而在对掉电电路进行恢复时，导致某个触发器的数据存在错误，这种情况下有可能导致系统崩溃。
[0004]另外一种解决方案是利用状态保持功率门控寄存器（SRPG寄存器）来保持电路掉电时的状态，但该方法存在两个问题，其一是SRPG寄存器单元的面积比传统的寄存器单元的面积要大20%以上，其增加了芯片面积；其二是增加的SRPG寄存器需要一直供电，这会消耗额外的功耗以及额外的电源布线。
[0005]因此本申请提供了一种触发器状态保持电路及方法，其能够克服现有技术存在的上述技术问题。

技术实现思路

[0006]为了克服现有技术的不足，本申请提供了一种触发器状态保持电路及方法，本专利技术的技术方案如下：一种触发器状态保持方法，所述方法包括如下步骤：步骤1：检测到系统进入低功耗模式的请求；步骤2：系统控制模块发送控制信号至待保存模块，以使得所述待保存模块进入扫描模式，所述待保存模块中的所有触发器连接成扫描链；其中，在将所述待保存模块中的所有触发器连接成扫描链时，对扫描链进行重组，将关键的触发器与非关键触发器分别连接成多条不同的扫描链，把关键的触发器放置于预定的扫描链上，并对重组后的不同扫描链定义不同的重要等级；步骤3：通过所述扫描链将所述触发器的数据移位至数据保存控制模块中的第二ECC编码单元；步骤4：所述第二ECC编码单元为所述数据生成第二ECC纠错码，并将其发送至所述
数据保存控制模块中的压缩单元；步骤5：所述压缩单元对数据进行压缩，并将压缩后的数据传输至所述数据保存控制模块中的第一ECC编码单元；步骤6：所述第一ECC编码单元为所述压缩后的数据生成第一ECC纠错码，并将其发送至所述数据保存控制模块中的数据写入控制单元；步骤7：所述数据写入控制单元将数据写入至SRAM；步骤8：当所有数据都写入完毕并保存至所述SRAM时，切断待保存模块、数据保存控制模块、数据恢复控制模块的供电，使系统进入低功耗模式；步骤9：检测到系统退出低功耗模式的请求，恢复对所述待保存模块、数据保存控制模块、数据恢复控制模块的供电；步骤10：所述系统控制模块发送控制信号至所述待保存模块，以使得所述待保存模块重新进入扫描模式，所述待保存模块中的所有触发器连接成扫描链；步骤11：所述数据恢复控制模块中的数据读取控制单元读取保存在所述SRAM中的数据，并将所述数据发送至所述数据恢复控制模块中的第一ECC解码单元；步骤12：所述第一ECC解码单元基于所述第一ECC纠错码对所述数据进行检查，判断所述数据是否存在错误以及错误是否能够被修复；若数据没有错误，则将所述数据发送至所述数据恢复控制模块中的解压缩单元，并执行步骤13；若数据存在错误，则对错误数据进行修复，当错误数据已完成修复，则将修复后的正确数据发送至所述解压缩单元，并执行步骤13；若数据存在错误，且错误不可修复，则根据所述数据是否是关键扫描链数据以及该数据对应的扫描链的重要等级进而判断错误等级，若错误等级低则继续执行步骤13，若错误等级高，则系统进行异常工作模式，并发送通知至系统控制模块和用户以便决定下一步操作；步骤13：所述解压缩单元对输入的数据进行解压缩，并将解压缩后的数据发送至所述数据恢复控制模块中的第二ECC解码单元；步骤14：第二ECC解码单元基于所述第二ECC纠错码对所述数据进行检查，判断数据是否存在错误以及错误是否能够被修复；若数据没有错误，则执行步骤15；若数据存在错误，则对错误数据进行修复，当错误数据已完成修复，执行步骤15；若数据存在错误，且错误不可修复，则根据所述数据是否是关键扫描链数据以及该数据对应的扫描链的重要等级进而判断错误等级，若错误等级低则继续执行步骤15，若错误等级高，则系统进行异常工作模式，并发送通知至系统控制模块和用户以便决定下一步操作；步骤15：将数据移位至所述待保存模块，当所有数据都移位至所述待保存模块，切断所述数据恢复控制模块的供电，以及控制待保存模块退出扫描模式进入正常工作状态；步骤16：所述待保存模块恢复掉电前的状态进行下一步操作。
[0007]特别地，所述第一ECC解码单元和所述第二ECC解码单元能够对触发器的数据进行检查并修复错误的数据；在错误的数据无法修复时，所述数据恢复控制模块向系统控制模块发送ECC错误标志（ecc_error_flag）以提示有不可纠正的错误，并通过ECC错误标志来定位错误的触发器并提示对应的风险等级。
[0008]特别地，还公开了一种触发器状态保持电路，所述触发器状态保持电路用于执行上述触发器状态保持方法。
[0009]区别于现有技术中串行扫描链在进行数据存储时受存储器存储数据宽度的限制，本申请将所有触发器连接成多条重要等级不同的并行的扫描链，因此本申请可以对并行数据进行压缩和存储，可以一次性将并行输出的数据压缩成存储器的数据宽度，从而可以控制扫描链的长度，降低了对SRAM的数据端口的宽度要求，大幅度减少了把待保存的触发器数据保存至SRAM的时间和把SRAM数据还原至触发器的时间，进而大大降低了系统进入和退出低功耗模式所花费的时间；本申请还通过ECC编码和ECC解码来检测数据可能存在的错误，并对错误的数据进行修复，保证了数据的完整性和准确性，提高了系统的可恢复性和可靠性；特别的，本申请通过在数据保存控制模块的两个特定位置设置了两个ECC编码单元，以及在数据恢复控制模块的两个特定位置设置了两个ECC解码单元，通过第一ECC编码单元和第一ECC解码单元能够保证从SRAM中移位出来的数据的准确性；同时通过第二ECC编码单元和第二ECC解码单元能够保证解压缩后的数据的准确性，从而在同时保证了SRAM存储数据过程及解压缩过程中数据的准确性的前提下，使得系统能够准确、快速的恢复到掉电前的状态，避免了在SRAM存储数据过程中出现错误以及在解压缩过程中出现错误时所导致的数据恢复错误，甚至系统崩溃问题；此外，区别于现有技术中将所有的触发器顺序连接成扫描链，在数据恢复出现错误时，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种触发器状态保持方法，其特征在于，所述方法包括如下步骤：步骤1：检测到系统进入低功耗模式的请求；步骤2：系统控制模块发送控制信号至待保存模块，以使得所述待保存模块进入扫描模式，所述待保存模块中的所有触发器连接成扫描链；在将所述待保存模块中的所有触发器连接成扫描链时，对扫描链进行重组，将关键的触发器与非关键触发器分别连接成多条不同的扫描链，把关键的触发器放置于预定的扫描链上，并对重组后的不同扫描链定义不同的重要等级；其中所有触发器连接成多条并行的扫描链；步骤3：通过所述扫描链将所述触发器的数据移位至数据保存控制模块中的第二ECC编码单元；步骤4：所述第二ECC编码单元为所述数据生成第二ECC纠错码，并将其发送至所述数据保存控制模块中的压缩单元；步骤5：所述压缩单元对数据进行压缩，并将压缩后的数据传输至所述数据保存控制模块中的第一ECC编码单元；步骤6：所述第一ECC编码单元为所述压缩后的数据生成第一ECC纠错码，并将其发送至所述数据保存控制模块中的数据写入控制单元；步骤7：所述数据写入控制单元将数据写入至SRAM；步骤8：当所有数据都写入完毕并保存至所述SRAM时，切断待保存模块、数据保存控制模块、数据恢复控制模块的供电，使系统进入低功耗模式；步骤9：检测到系统退出低功耗模式的请求，恢复对所述待保存模块、数据保存控制模块、数据恢复控制模块的供电；步骤10：所述系统控制模块发送控制信号至所述待保存模块，以使得所述待保存模块重新进入扫描模式，所述待保存模块中的所有触发器连接成扫描链；步骤11：所述数据恢复控制模块中的数据读取控制单元读取保存在所述SRAM中的数据，并将所述数据发送至所述数据恢复控制模块中的第一ECC解码单元；步骤12：所述第一ECC解码单元基于所述第一ECC纠错码对所述数据进行检查，判断所述数据是否存在错误以及错误是否能够被修复；若数据没有错误，则将所述数据发送至所述数据恢复控...

【专利技术属性】
技术研发人员：丁黄胜，周建，
申请(专利权)人：苏州云途半导体有限公司，
类型：发明
国别省市：