【技术实现步骤摘要】
具有双输入参考和动态带宽控制的锁相环
[0001]相关申请的交叉引用本申请根据35 USC
§
119(e)要求于2020年12月16日提交的美国临时专利申请号63/126,439的优先权和权益，该美国临时专利申请以其整体通过引用并入本文中。
[0002]根据一个或多个实施例，本公开总体上涉及锁相环(PLL)，并且更特别地例如涉及使用PLL来生成稳定时钟信号的系统和方法。
技术介绍
[0003]诸如膝上型计算机、平板电脑、MP3播放器、智能电话、和音频接收器之类的许多现代设备供给无线源、扬声器、和/或头戴式耳机连接性。这种设备的音频子系统中的稳定时钟可能难以实现，特别是当无线互连设备中的一个或多个是便携式的并且无线通信链路可能由于干扰和/或距离而劣化或下降时。音频子系统可以采用基于锁相环(PLL)的时钟生成器来尝试提供音频子系统的稳定时钟，但是常规的基于PLL的时钟生成器可能“失锁”并且当相关联的无线通信链路劣化时导致音频子系统遭受可听音频捕获和/或再现误差和/或其他操作误差，例如，或者它们结合了显著...
【技术保护点】
【技术特征摘要】
1.一种锁相环（PLL）时钟生成器，包括：PLL核心，其具有用于从通信模块接收具有第一频率的模块参考时钟信号的输入，所述PLL核心被配置为至少部分地基于所述模块参考时钟信号来生成子系统数据时钟信号；以及数据时钟跟踪器模块，其被配置为从所述通信模块接收具有相对于所述第一频率变化的第二频率的模块数据时钟信号，并且至少部分地基于所述模块数据时钟信号和所述子系统数据时钟信号来确定数据时钟校正因子，其中所述PLL核心还被配置为至少部分地基于所述数据时钟校正因子来调整所述子系统数据时钟信号。2.根据权利要求1所述的PLL时钟生成器，其中所述数据时钟跟踪器模块通过以下操作来调整所述子系统数据时钟信号：响应于所述模块数据时钟信号的每个正边沿，递增所述数据时钟校正因子；以及响应于所述子系统数据时钟信号的每个正边沿，递减所述数据时钟校正因子。3.根据权利要求1所述的PLL时钟生成器，其中所述数据时钟跟踪器模块还被配置为：在累加时段内对所述模块数据时钟信号的正边沿的数量和所述子系统数据时钟信号的正边沿的数量进行计数；至少部分地基于在所述累加时段内计数的所述模块数据时钟信号的所述正边沿的数量与所述子系统数据时钟信号的所述正边沿的数量之间的差来累加多个PLL校正；以及至少部分地基于累加的PLL校正的数目来调整与所述数据时钟校正因子相关联的更新增益或所述累加时段的持续时间中的至少一个。4.根据权利要求1所述的PLL时钟生成器，进一步包括：数据时钟频率检测器，其被配置为从所述通信模块接收所述模块数据时钟信号并估计所述第二频率，其中所述数据时钟校正因子至少部分地基于所述第二频率的所述估计来确定。5.根据权利要求1所述的PLL时钟生成器，进一步包括：数据时钟频率检测器，其被配置为从所述通信模块接收所述模块数据时钟信号并估计所述第二频率，其中所述子系统数据时钟信号至少部分地基于所述第二频率的所述估计来生成。6.根据权利要求1所述的PLL时钟生成器，进一步包括：子系统时钟源，其被配置为生成子系统时钟信号；模块参考时钟损耗检测器，其被配置为检测所述模块参考时钟信号的可用性；时钟选择逻辑模块，其被配置为至少部分地基于所述模块参考时钟信号的所述可用性来生成时钟选择器信号；以及参考信号复用器，其被配置为基于所述时钟选择器信号将所述子系统时钟信号或所述模块参考时钟信号提供给所述PLL核心的输入。7.根据权利要求6所述的PLL时钟生成器，进一步包括：模块数据时钟有效性检测器，其被配置为至少部分地基于所述第二频率来确定所述模块数据时钟信号的有效性；以及模块参考时钟有效性检测器，其被配置为至少部分地基于所述第一频率来确定所述模块参考时钟信号的有效性，其中所述时钟选择逻辑模块还至少部分地基于所述模块数据时
钟信号的所述有效性和所述参考时钟信号的所述有效性来生成所述时钟选择器信号。8.根据权利要求6所述的PLL时钟生成器，其中所述PLL核心包括：PLL输入分频器，其被配置为至少部分地基于所述时钟选择器信号，将模块参考时钟输入分频器值或辅助时钟输入分频器值应用于在所述PLL核心的所述输入处接收的所述信号。9.根据权利要求6所述的PLL时钟生成器，其中所述数据时钟跟踪器模块还被配置为至少部分地基于所述时钟选择器信号来选择性地使所述数据时钟...
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