本文中公开了用于基于锁相环的时钟生成器的改进性能的系统和方法，特别是在无线音频的上下文中。PLL时钟生成器包括：PLL核心，被配置为接收由通信模块提供的模块参考时钟，并生成与通信模块的模块数据时钟对应的子系统数据时钟；以及数据时钟跟踪器模块，被配置为接收模块数据和子系统数据时钟，并确定对应的数据时钟校正因子。PLL核心的带宽可以动态地改变，从而实现快速和非常精确的稳定。PLL核心可以使用用于相位检测器的低抖动频率参考，同时使用同步且易于抖动的音频采样时钟来确保PLL核心的平均频率跟踪音频采样时钟。核心的平均频率跟踪音频采样时钟。核心的平均频率跟踪音频采样时钟。
【技术实现步骤摘要】
具有双输入参考和动态带宽控制的锁相环
[0001]相关申请的交叉引用本申请根据35 USC
§
119(e)要求于2020年12月16日提交的美国临时专利申请号63/126,439的优先权和权益，该美国临时专利申请以其整体通过引用并入本文中。
[0002]根据一个或多个实施例，本公开总体上涉及锁相环(PLL)，并且更特别地例如涉及使用PLL来生成稳定时钟信号的系统和方法。
技术介绍
[0003]诸如膝上型计算机、平板电脑、MP3播放器、智能电话、和音频接收器之类的许多现代设备供给无线源、扬声器、和/或头戴式耳机连接性。这种设备的音频子系统中的稳定时钟可能难以实现，特别是当无线互连设备中的一个或多个是便携式的并且无线通信链路可能由于干扰和/或距离而劣化或下降时。音频子系统可以采用基于锁相环(PLL)的时钟生成器来尝试提供音频子系统的稳定时钟，但是常规的基于PLL的时钟生成器可能“失锁”并且当相关联的无线通信链路劣化时导致音频子系统遭受可听音频捕获和/或再现误差和/或其他操作误差，例如，或者它们结合了显著增加系统复杂性和功耗的缓解机制。由于现代设备的小型化和期望的便携性以及增加的性能要求，持续需要改进这种设备的功耗和整体性能。
技术实现思路
[0004]本公开提供了解决本领域中对基于锁相环(PLL)的时钟生成器的改进性能的需要的系统和方法，特别是在无线音频的上下文中。
[0005]在一个实施例中，PLL时钟生成器包括PLL核心，PLL核心具有用于从通信模块接收具有第一频率的模块参考时钟信号的输入，其中PLL核心被配置为至少部分地基于模块参考时钟信号来生成子系统数据时钟信号。PLL时钟生成器还包括数据时钟跟踪器模块，该数据时钟跟踪器模块被配置为从通信模块接收具有相对于第一频率变化的第二频率的模块数据时钟信号，并且至少部分地基于模块数据时钟信号和子系统数据时钟信号来确定数据时钟校正因子。PLL核心还可以被配置为至少部分地基于数据时钟校正因子来调整子系统数据时钟信号。
[0006]在另一个实施例中，一种方法包括：从通信模块接收具有第一频率的模块参考时钟信号和具有相对于第一频率变化的第二频率的模块数据时钟信号；至少部分地基于模块参考时钟信号生成子系统数据时钟信号；至少部分地基于模块数据时钟信号和子系统数据时钟信号确定数据时钟校正因子；以及至少部分地基于数据时钟校正因子调整子系统数据时钟信号。
[0007]本公开的范围由权利要求限定，所述权利要求通过引用并入本部分。通过考虑一个或多个实施例的以下详细描述，将向本领域技术人员提供对本公开的更完整的理解，以
及其附加优点的实现。将参考将首先简要描述的附图的附页。
附图说明
[0008]参考以下附图和以下详细描述，可以更好地理解本公开的方面及其优点。应当理解，相同的附图标记用于标识在一个或多个附图中示出的相同元件，其中附图中的示出是出于说明本公开的实施例的目的，而不是出于限制本公开的实施例的目的。附图中的部件不一定按比例，而是将重点放在清楚地示出本公开的原理上。
[0009]图1A是根据本公开的一个或多个实施例的包括具有基于PLL的时钟生成器的音频子系统的无线音频系统的框图。
[0010]图1B是根据本公开的一个或多个实施例的基于PLL的时钟生成器的框图。
[0011]图1C是根据本公开的一个或多个实施例的基于PLL的时钟生成器的框图。
[0012]图2是示出根据本公开的一个或多个实施例的用于基于PLL的时钟生成器的简化频率检测过程的曲线图。
[0013]图3A是示出根据本公开的一个或多个实施例的用于提供数据时钟跟踪的过程的流程图。
[0014]图3B是示出根据本公开的一个或多个实施例的用于提供数据时钟跟踪的过程的流程图。
[0015]图3C是示出根据本公开的一个或多个实施例的用于提供数据时钟跟踪的过程的流程图。
[0016]图4是说明根据本公开的一个或多个实施例的基于PLL的时钟生成器中的数据时钟频率或时基转变的时序图。
[0017]图5是示出根据本公开的一个或多个实施例的在基于PLL的时钟生成器中从参考时钟输入到子系统时钟输入的时钟源转变的时序图。
[0018]图6包括根据本公开的一个或多个实施例的通信模块的框图和示出由通信模块输出的数据和提供给基于PLL的时钟生成器的数据时钟中的数据时钟频率或时基转变的时序图。
[0019]图7A至图7B各自是根据本公开的一个或多个实施例的用于基于PLL的时钟生成器的子系统时钟源的框图。
[0020]图8是示出根据本公开的一个或多个实施例的用于操作基于PLL的时钟生成器的示例过程的流程图。
具体实施方式
[0021]本公开提供了解决本领域中对在低功率设备中使用的基于锁相环(PLL)的时钟生成器的改进性能的需要的系统和方法。本文中公开的基于PLL的时钟生成器可以通过参考时钟输入的损耗来维持相对稳定的时钟输出，并且可以消耗比常规系统少的功率，同时减少或消除与常规系统中存在的时钟误差相关联的音频伪影。特别地，实施例能够使用源自通信模块的参考时钟和数据时钟的组合来生成相对稳定且无抖动的系统参考时钟和子系统数据时钟，即使当数据时钟在频率或时基之间转变时。参考时钟可以用作主PLL相位参考，而数据时钟可以用于精细调整精确的操作频率，以确保接收的数据速率(例如，音频采
样速率)与传输的数据速率(例如，音频采样速率)匹配。相关实施例能够使用相对不稳定且易于抖动的子系统时钟来生成相对稳定且无抖动的系统参考时钟和子系统数据时钟，即使当通信模块参考时钟和数据时钟变得不可用时，诸如当相关联的无线通信链路劣化或下降时。实施例能够补偿这样的状态之间的转变，而不遭受引起操作误差的各种定时误差，诸如遭受可听音频捕获和/或再现误差的音频子系统，并且不结合显著增加系统复杂性和功耗的缓解机制，诸如异步采样速率转换器(ASRC)。
[0022]例如，为了产生高性能音频子系统，重要的是具有参考时钟，该参考时钟具有低抖动。不幸的是，常规蓝牙
TM
(BT)芯片和/或其他通信模块通常不提供可以同时用作音频采样时钟(例如，以生成或再现数字音频，如本文中所述)的低抖动时钟参考。ASRC通常需要大量的系统资源来实现并增加功耗，并且因此需要替代方法。本文中描述的基于PLL的时钟生成器的实施例能够使用来自BT芯片的输出，其中集成在通信模块内的模块参考时钟(例如，对于BT芯片为24.00MHz时钟)直接除以整数以提供用于基于PLL的时钟生成器的低抖动时钟源，而模块数据时钟(例如，对于BT芯片为I2S总线BITCLK)用于提供用于基于PLL的时钟生成器的数据时钟参考(例如，音频采样时钟参考)。后者用于基于PLL的时钟生成器的反馈和/或输出的精细校正，使得例如来自BT芯片的音频输出采样速率将匹配由基于PLL的时钟生成器提供的采样速率，而不需要ASRC。换句话说，低抖动模块参考时钟可以用作PLL相位比较器的直接输入，本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种锁相环（PLL）时钟生成器，包括：PLL核心，其具有用于从通信模块接收具有第一频率的模块参考时钟信号的输入，所述PLL核心被配置为至少部分地基于所述模块参考时钟信号来生成子系统数据时钟信号；以及数据时钟跟踪器模块，其被配置为从所述通信模块接收具有相对于所述第一频率变化的第二频率的模块数据时钟信号，并且至少部分地基于所述模块数据时钟信号和所述子系统数据时钟信号来确定数据时钟校正因子，其中所述PLL核心还被配置为至少部分地基于所述数据时钟校正因子来调整所述子系统数据时钟信号。2.根据权利要求1所述的PLL时钟生成器，其中所述数据时钟跟踪器模块通过以下操作来调整所述子系统数据时钟信号：响应于所述模块数据时钟信号的每个正边沿，递增所述数据时钟校正因子；以及响应于所述子系统数据时钟信号的每个正边沿，递减所述数据时钟校正因子。3.根据权利要求1所述的PLL时钟生成器，其中所述数据时钟跟踪器模块还被配置为：在累加时段内对所述模块数据时钟信号的正边沿的数量和所述子系统数据时钟信号的正边沿的数量进行计数；至少部分地基于在所述累加时段内计数的所述模块数据时钟信号的所述正边沿的数量与所述子系统数据时钟信号的所述正边沿的数量之间的差来累加多个PLL校正；以及至少部分地基于累加的PLL校正的数目来调整与所述数据时钟校正因子相关联的更新增益或所述累加时段的持续时间中的至少一个。4.根据权利要求1所述的PLL时钟生成器，进一步包括：数据时钟频率检测器，其被配置为从所述通信模块接收所述模块数据时钟信号并估计所述第二频率，其中所述数据时钟校正因子至少部分地基于所述第二频率的所述估计来确定。5.根据权利要求1所述的PLL时钟生成器，进一步包括：数据时钟频率检测器，其被配置为从所述通信模块接收所述模块数据时钟信号并估计所述第二频率，其中所述子系统数据时钟信号至少部分地基于所述第二频率的所述估计来生成。6.根据权利要求1所述的PLL时钟生成器，进一步包括：子系统时钟源，其被配置为生成子系统时钟信号；模块参考时钟损耗检测器，其被配置为检测所述模块参考时钟信号的可用性；时钟选择逻辑模块，其被配置为至少部分地基于所述模块参考时钟信号的所述可用性来生成时钟选择器信号；以及参考信号复用器，其被配置为基于所述时钟选择器信号将所述子系统时钟信号或所述模块参考时钟信号提供给所述PLL核心的输入。7.根据权利要求6所述的PLL时钟生成器，进一步包括：模块数据时钟有效性检测器，其被配置为至少部分地基于所述第二频率来确定所述模块数据时钟信号的有效性；以及模块参考时钟有效性检测器，其被配置为至少部分地基于所述第一频率来确定所述模块参考时钟信号的有效性，其中所述时钟选择逻辑模块还至少部分地基于所述模块数据时
钟信号的所述有效性和所述参考时钟信号的所述有效性来生成所述时钟选择器信号。8.根据权利要求6所述的PLL时钟生成器，其中所述PLL核心包括：PLL输入分频器，其被配置为至少部分地基于所述时钟选择器信号，将模块参考时钟输入分频器值或辅助时钟输入分频器值应用于在所述PLL核心的所述输入处接收的所述信号。9.根据权利要求6所述的PLL时钟生成器，其中所述数据时钟跟踪器模块还被配置为至少部分地基于所述时钟选择器信号来选择性地使所述数据时钟...
【专利技术属性】
技术研发人员：J，
申请(专利权)人：辛纳普蒂克斯公司，
类型：发明
国别省市：
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