一种高速接口发射机电路、芯片和电子设备制造技术

本申请涉及一种高速接口发射机电路、芯片和电子设备，所述高速接口发射机电路至少一组数据串化电路、至少一组均衡驱动电路、一个时钟生成与匹配电路和两个负载电阻；所述时钟生成与匹配电路与数据串化电路相连，时钟生成与匹配电路产生的时钟信号用于与数据串化电路中的串化数据进行时钟匹配，使得时钟信号与数据串化电路中的串行数据精确匹配，进而大大改善数据性能，降低了串化电路的输出的抖动，从而增大了眼开，改善系统性能。改善系统性能。改善系统性能。

【技术实现步骤摘要】
一种高速接口发射机电路、芯片和电子设备


[0001]本专利技术涉及集成电路
，尤其涉及一种高速接口发射机电路、芯片和电子设备。

技术介绍

[0002]云计算服务、物联网应用和人工智能技术的快速发展带动了网络传输容量的飞速增长，互联数据的瞬间交换速度可以达到Tbit/s。通信数据率的不断攀升为高速互连技术带来了巨大挑战，数据传输速度成为限制系统性能的关键因素。高速串行接口技术凭借高带宽、低延迟和良好的可扩展性等特性成为了高速数据传输的有效解决方案，并广泛应用于处理器与外设互连、多芯片间互连、高速硬盘接口、串行网络接口、光纤通信等领域。高速串行接口相关技术涉及半定制、全定制以及模拟电路等多种设计方法，是一个数模混合系统，其处理的信号速率通常高达几十至百Gbps以上。
[0003]高速接口发射机芯片的关键性能指标包括传输速率、数据抖动、信号幅度、均衡能力、系统功耗等。传输速率是系统的核心指标，也是发射机芯片的设计难点。随着通信速率提升，高速接口发射机芯片的设计面临一系列信号完整性问题，如码间干扰、串扰、噪声、信道反射等。
[0004]采用均衡技术可以针对性地解决上述串行数据传输中的信号衰减问题。但是，通信频率地提升对高速接口发射机芯片的设计也产生巨大挑战，例如芯片内部信号抖动严重，导致串行数据眼开减小，严重恶化系统性能。

技术实现思路

[0005]有鉴于此，本专利技术提供一种高速接口发射机电路、芯片和电子设备，以解决现有技术中高速接口发射机芯片内部信号抖动严重，导致的串行数据眼开减小，进而严重恶化系统性能的问题。
[0006]为实现上述目的，本专利技术提供如下技术方案：
[0007]一种高速接口发射机电路，包括：
[0008]至少一组数据串化电路、至少一组均衡驱动电路、一个时钟生成与匹配电路和两个负载电阻；
[0009]每组所述数据串化电路包括形成差分信号的正数据串化电路和负数据串化电路；每组所述均衡驱动电路包括正均衡驱动电路和负驱动电路；所述正数据串化电路的输出端与所述正均衡驱动电路的输入端相连；所述负数据串化电路的输出端与所述负均衡驱动电路的输入端相连；
[0010]所述均衡驱动电路的输出端均与两个负载电阻的一端相连，作为所述高速接口发射机电路的输出端；两个负载电阻的另一端均与电源相连；
[0011]所述正数据串化电路和所述负数据串化电路均与所述时钟生成与匹配电路相连，所述时钟生成与匹配电路产生时钟信号，传递至所述数据串化电路的正数据串化电路和负
数据串化电路；
[0012]其中，所述时钟生成与匹配电路产生的时钟信号用于与所述数据串化电路中的串化数据进行时钟匹配。
[0013]优选地，所述时钟生成与匹配电路包括：第一缓冲器、多相时钟信号生成器、时钟延时器、偏置信号生成器；
[0014]其中，所述第一缓冲器的输入端用于接收时钟输入信号，用于对所述时钟输入信号进行延迟；
[0015]所述第一缓冲器的输出端与所述多相时钟信号生成器的输入端相连；所述多相时钟信号生成器用于根据预设的采样时钟间的相位差产生多相位时钟；
[0016]所述多相时钟信号生成器的输出端与所述正数据串化电路和所述负数据串化电路中的同步电路相连；
[0017]所述多相时钟信号生成器的输出端还用于与所述时钟延时器相连；
[0018]所述时钟延时器与所述偏置信号生成器相连，接收偏置信号控制，并输入延时时钟信号至所述正数据串化电路和所述负数据串化电路的选择器中。
[0019]优选地，所述时钟延时器包括：
[0020]第二缓冲器、第三缓冲器、第四缓冲器、第五缓冲器、第六缓冲器、第七缓冲器、第八缓冲器、第九缓冲器、第十缓冲器、第十一缓冲器和第一可变电容、第二可变电容、第三可变电容、第四可变电容；
[0021]所述第二缓冲器、所述第三缓冲器和所述第四缓冲器依次串联；所述第二缓冲器的输入端接收第一时钟输入信号；所述第二缓冲器的输出端与所述第一可变电容的一端相连；所述第三缓冲器的输出端与所述第二可变电容的一端相连；所述第一可变电容的另一端和所述第二可变电容的另一端均接地；所述第四缓冲器的输出端输出第一时钟信号；
[0022]所述第五缓冲器和所述第六缓冲器依次串联；所述第五缓冲器的输入端接收第二时钟输入信号，所述第六缓冲器的输出端输出第二时钟信号；
[0023]所述第七缓冲器、所述第八缓冲器和所述第九缓冲器依次串联；所述第七缓冲器的输入端接收第三时钟输入信号；所述第七缓冲器的输出端与所述第三可变电容的一端相连；所述第八缓冲器的输出端与所述第四可变电容的一端相连；所述第三可变电容的另一端和所述第四可变电容的另一端均接地；所述第九缓冲器的输出端输出第三时钟信号；
[0024]所述第十缓冲器和所述第十一缓冲器依次串联；所述第十缓冲器的输入端接收第四时钟输入信号，所述第十一缓冲器的输出端输出第四时钟信号。
[0025]优选地，所述正数据串化电路和所述负数据串化电路结构相同，均包括：
[0026]依次相连的随机数据生成器、同步电路和选择器；
[0027]所述随机数据生成器生成并行数据，经过所述同步电路进行数据同步和采样，通过所述选择器将所述并行数据根据采样时钟采样生成多个串行数据。
[0028]优选地，所述数据串化电路还包括逻辑均衡电路；所述逻辑均衡电路连接在所述选择器和所述均衡驱动电路之间；
[0029]所述逻辑均衡电路包括并联的多个逻辑均衡单元；
[0030]每个所述逻辑均衡单元均包括：选择开关、反相器和逻辑门电路；
[0031]其中，所述选择开关与所述反相器的输入端相连；
[0032]所述反相器的输出端与所述逻辑门电路相连；
[0033]所述逻辑门电路用于接收前级串行差分数据和后级串行差分数据，并输出主级串行差分数据。
[0034]优选地，所述逻辑门电路包括：第一与非门、第一或非门、第二与非门和第二或非门，以及多个晶体管；
[0035]所述第一与非门和所述第二与非门的第一端均与所述反相器的输出端相连；
[0036]所述第一与非门的第二端与所述第一或非门的第一端均用于接收所述前级串行差分数据；
[0037]所述第二与非门的第二端与所述第二或非门的第一端均用于接收所述后级串行差分数据；
[0038]所述第一或非门和所述第二或非门的第二端均与所述反相器的输入端相连；
[0039]多个晶体管包括第一晶体管、第二晶体管、第三晶体管和第四晶体管；
[0040]所述第一晶体管的控制端与所述第一与非门的输出端相连；所述第二晶体管的控制端与所述第一或非门的输出端相连；所述第一晶体管的第一端与电源相连；所述第一晶体管的第二端与所述第二晶体管的第一端相连，且用于输出所述主级串行差分数据；所述第二晶体管的第二端接地；
[0041]所述第三晶体管的控制端与所述第二与非门的输出端相连；所述第四晶体管的控制端与所述第二或非门本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高速接口发射机电路，其特征在于，包括：至少一组数据串化电路、至少一组均衡驱动电路、一个时钟生成与匹配电路和两个负载电阻；每组所述数据串化电路包括形成差分信号的正数据串化电路和负数据串化电路；每组所述均衡驱动电路包括正均衡驱动电路和负驱动电路；所述正数据串化电路的输出端与所述正均衡驱动电路的输入端相连；所述负数据串化电路的输出端与所述负均衡驱动电路的输入端相连；所述均衡驱动电路的输出端均与两个负载电阻的一端相连，作为所述高速接口发射机电路的输出端；两个负载电阻的另一端均与电源相连；所述正数据串化电路和所述负数据串化电路均与所述时钟生成与匹配电路相连，所述时钟生成与匹配电路产生时钟信号，传递至所述数据串化电路的正数据串化电路和负数据串化电路；其中，所述时钟生成与匹配电路产生的时钟信号用于与所述数据串化电路中的串化数据进行时钟匹配。2.根据权利要求1所述的高速接口发射机电路，其特征在于，所述时钟生成与匹配电路包括：第一缓冲器、多相时钟信号生成器、时钟延时器、偏置信号生成器；其中，所述第一缓冲器的输入端用于接收时钟输入信号，用于对所述时钟输入信号进行延迟；所述第一缓冲器的输出端与所述多相时钟信号生成器的输入端相连；所述多相时钟信号生成器用于根据预设的采样时钟间的相位差产生多相位时钟；所述多相时钟信号生成器的输出端与所述正数据串化电路和所述负数据串化电路中的同步电路相连；所述多相时钟信号生成器的输出端还用于与所述时钟延时器相连；所述时钟延时器与所述偏置信号生成器相连，接收偏置信号控制，并输入延时时钟信号至所述正数据串化电路和所述负数据串化电路的选择器中。3.根据权利要求2所述的高速接口发射机电路，其特征在于，所述时钟延时器包括：第二缓冲器、第三缓冲器、第四缓冲器、第五缓冲器、第六缓冲器、第七缓冲器、第八缓冲器、第九缓冲器、第十缓冲器、第十一缓冲器和第一可变电容、第二可变电容、第三可变电容、第四可变电容；所述第二缓冲器、所述第三缓冲器和所述第四缓冲器依次串联；所述第二缓冲器的输入端接收第一时钟输入信号；所述第二缓冲器的输出端与所述第一可变电容的一端相连；所述第三缓冲器的输出端与所述第二可变电容的一端相连；所述第一可变电容的另一端和所述第二可变电容的另一端均接地；所述第四缓冲器的输出端输出第一时钟信号；所述第五缓冲器和所述第六缓冲器依次串联；所述第五缓冲器的输入端接收第二时钟输入信号，所述第六缓冲器的输出端输出第二时钟信号；所述第七缓冲器、所述第八缓冲器和所述第九缓冲器依次串联；所述第七缓冲器的输入端接收第三时钟输入信号；所述第七缓冲器的输出端与所述第三可变电容的一端相连；所述第八缓冲器的输出端与所述第四可变电容的一端相连；所述第三可变电容的另一端和所述第四可变电容的另一端均接地；所述第九缓冲器的输出端输出第三时钟信号；
所述第十缓冲器和所述第十一缓冲器依次串联；所述第十缓冲器的输入端接收第四时钟输入信号，所述第十一缓冲器的输出端输出第四时钟信号。4.根据权利要求1
‑
3任意一项所述的高速接口发射机电路，其特征在于，所述正数据串化电路和所述负数据串化电路结构相同，均包括：依次相连的随机数据生成器、同步电路和选择器；所述随机数据生成器生成并行数据，经过所述同步电路进行数据同步和采样，通过所述选择器将所述并行数据根据采样时钟采样生成多个串行数据。5.根据权利要求4所述的高速接口发射机电路，其特征在于，所述数据串化电路还包括逻辑均衡电路；所述逻辑均衡电路连接在所述选择器和所述均衡驱动电路之间；所述逻辑均衡电路包括并联的多个逻辑均衡单元；每个所述逻辑均衡单元均包括：选择开关、反相器和逻辑门电路；其中，所述选择开关与所述反相器的输入端相连；所述反相器的输出端与所述逻辑门电路相连；所述逻辑门电路用于接收前级串行差分数据和后级串行差分数据，并输出主级串行差分数据。...

【专利技术属性】
技术研发人员：蔡晨，郑旭强，吴旦昱，栾舰，周磊，武锦，刘新宇，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：