协议转换器模块系统和使用该协议转换器模块系统的方法技术方案

本申请涉及一种协议转换器模块系统以及一种使用该协议转换器模块系统在公共总线协议和SPI协议之间进行优化转换的方法。本申请的目的在于建立一种高性能的芯片内部总线协议到SPI协议转换器模块系统，以消除现有技术的缺点，该目的将通过协议转换器模块系统来实现，该协议转换器模块系统用于使用虚拟地址映射将芯片内部总线读取或写入传输转换为相应的SPI总线读取或写入传输，该虚拟地址映射是该协议转换器模块系统的ADDR信号的结果，其中该协议转换器模块系统包括：至少一个虚拟地址解码器，用于将该芯片内部总线的ADDR信号译码为定义SPI传输参数的切片；以及SPI状态机，用于根据选择的SPI传输参数管理SPI传输，而1位宽度的ADDR信号的至少一个切片定义传输结束END，如果设置了所述END位，则在传输后去使能SS_N线，否则保持SS_N线使能。否则保持SS_N线使能。否则保持SS_N线使能。

【技术实现步骤摘要】
【国外来华专利技术】协议转换器模块系统和使用该协议转换器模块系统的方法


[0001]本申请公开了一种协议转换器模块系统以及一种使用该协议转换器模块系统在公共总线协议和SPI协议之间进行优化转换的方法。

技术介绍

技术实现思路

[0002]本申请的目的将通过协议转换器模块系统来实现，该协议转换器模块系统用于使用虚拟地址映射将芯片内部总线读取或写入传输转换为相应的SPI总线读取或写入传输，该虚拟地址映射是协议转换器模块系统的ADDR信号译码的结果，其中该协议转换器模块系统包括：至少一个虚拟地址解码器，该虚拟地址解码器用于将芯片内部总线的ADDR信号译码为定义SPI传输参数的切片；以及SPI状态机，该SPI状态机用于根据选择的SPI传输参数管理SPI传输，而1位宽度的ADDR信号的至少一个切片定义传输结束END，如果设置了END位，则在传输后去使能SS_N线，否则保持SS_N线使能。
[0003]虚拟寻址以有效的方式编码/译码不同的SPI模式和SPI操作，从而产生虚拟地址映射。通过访问虚拟地址映射中的特定地址(也称为芯片内部总线的寻址窗口)简单地组装有不同模式的复杂读写传输序列。协议转换器模块系统使用ADDR信号的LSB来区分不同的SPI交互模式。虚拟地址解码器在每次总线传输开始时从ADDR信号中提取切片，该解码器定义SPI传输参数。
[0004]SPI状态机根据ADDR信号的选择和提取的传输参数，管理SPI传输。
[0005]来源于从芯片内部总线的ADDR信号的切片对应于预定(虚拟)地址映射。SoC的总线主机可以向任意长度的外部组件发起SPI传输，而只需通过设置去使能SS_N线的END位以完成传输。SPI协议的所有其他操作模式由ADDR信号的其他切片定义，或静态存储在寄存器堆中。
[0006]本申请的协议转换器模块系统的另一个优点是，SoC的总线主机可以通过一次总线传输在SPI总线上写入预定数量的BUSDWID位，并且总线主机也可以在SPI总线上读取BUSDWID位而仅使用一次总线传输。因此，本申请的协议转换器模块系统减少所需的微控制器指令的数量，从而减少程序存储器和执行时间。如上所述，如果不使用协议转换器模块系统，则需要进行大量传输。因此，本申请的好处是只需要一次传输。
[0007]由于本申请的协议转换器模块系统，所有可能的控制组合都可以用较小的硬件工作来解决，因此可以覆盖较大的范围。这使得可以将同一个协议转换器模块系统，用于不同的，例如，FLASH组件。由于本申请的协议转换器模块系统，不再需要使用多个协议转换器模块系统，每个协议转换器模块系统执行从特定芯片内部总线协议到SPI协议的转换。
[0008]在本申请的协议转换器模块系统的一个变体中，ADDR信号的另一切片定义SPI传输的数据宽度(DWID)，其指定了通过SPI传输的数据的位的数量。该切片具有预定义常量b(BUSWID)的宽度，而b(n)计算编码n个不同值所需的位数。值0表示必须传输的1位。例如，如
果使用SoC的32位微处理器，值31指定32位作为数据宽度。如果芯片内部总线协议和SPI协议之间只需要一种传输大小，则该切片是可选的。
[0009]在本申请的协议转换器模块系统的另一个变体中，ADDR信号的另一切片定义并行模式(PMOD)，其指定了SPI双向数据线的数量。该切片的宽度为b(b(SPIDWID))，而b(n)计算编码n个不同值所需的位数。b(n)是对n进行log2操作的四舍五入。例如，值0相当于单模，这意味着对于32位数据宽度，在32个时钟周期内仅使用一条数据线传输32位。值1表示双路模式，而在16个时钟周期内通过两条数据线传输32位，值2表示四路模式，而在8个时钟周期内通过四条数据线传输32位，值3表示八路模式，而在4个时钟周期内通过八条数据线传输32位。
[0010]在本申请的协议转换器模块系统的另一变体中，ADDR信号的另一切片定义时钟分频系数(CLKDIV)，其指定了芯片内部时钟的CLK与SPI时钟的SCLK的时钟比。该切片的宽度为CLKDIVWID。例如，值4表示SPI时钟(SCLK)在芯片内部时钟(CLK)的四分之一上运行。该切片是可选的，并且在寄存器堆中可能是静态的。不同的SPI设备支持不同的最大速度，而且同一设备的不同命令/SPI序列可以支持不同的速度。对于本申请的协议转换器模块系统，很容易进行速度切换。
[0011]在本申请的协议转换器模块系统的另一个进一步变体中，ADDR信号的另一切片定义从机选择(SS_N)，其指定了多个SPI从机的数量，而每个SPI从机具有自己的SS_N信号。该切片的宽度为SPISWID。每个位选择一个从机。允许同时寻址多个从机。该切片是可选的，如果只有一个SPI从机，则应跳过该切片。这可以在称为SPISSWID的常量中指定，在协议转换器模块系统的设计时中定义SPISSWID并在下文解释。
[0012]在本申请的协议转换器模块系统的一个变体中，ADDR信号的另一切片定义暂停(PAUSE)，其确保对于给定数量的SPI时钟在两次SPI传输之间的暂停。该切片可以是任何宽度。该切片是可选的，并且在寄存器堆中可能是静态的。一些罕见的设备需要这种间隔。
[0013]在本申请协议转换器模块系统的另一变体中，ADDR信号的另一切片定义时钟极性(CPOL)，其选择时钟极性SPI协议实现细节并具有1位宽度。该切片是可选的，并且在寄存器堆中可能是静态的。
[0014]在本申请的协议转换器模块系统的另一变体中，ADDR信号的另一切片定义时钟相位(CPHA)，其选择时钟相位SPI协议实现细节并具有1位宽度。该切片是可选的，并且在寄存器堆中可能是静态的。
[0015]切片及其为该切片设置或定义的值的组合，定义了虚拟地址映射的虚拟地址窗口。可以通过芯片内部总线读取或写入虚拟地址映射的每个地址。本申请的协议转换器模块系统将它们转换为相应的SPI读取或写入传输。
[0016]在本申请的协议转换器模块系统的一个变体中，协议转换器系统还包括：总线数据级，该总线数据级用于从芯片内部总线或从芯片内部总线采集或呈现写入或读取的数据；总线状态机，该总线状态机用于采集芯片内部总线传输，控制总线数据级并与SPI状态机交互；SPI时钟发生器，该SPI时钟发生器用于根据选择的CLKDIV产生SCLK信号；以及SPI移位寄存器，该SPI移位寄存器用于根据选择的传输模式(PMODE)、时钟极性(CPOL)和时钟相位(CPHA)，产生或采集用于写入或者读取的SPI数据信号。
[0017]总线数据级从芯片内部总线采集写入数据，并将读取数据呈现给芯片内部总线。
总线状态机采集芯片内部总线传输，生成符合总线协议的响应，控制总线数据级并与SPI状态机交互。SPI时钟发生器根据选择的CLKDIV，产生SCLK信号。根据选择的传输模式、时钟极性和时钟相位，SPI移位寄存器产生用于写入的SPI数据信号，或在读取时采集SPI数据信号。SPI状态机根据选择的传输参数，管理SPI传输，控制SPI时钟和SPI移本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种协议转换器模块系统(1)，所述协议转换器模块系统(1)用于使用虚拟地址映射将芯片内部总线读取或写入传输转换为相应的SPI总线读取或写入传输，所述虚拟地址映射是所述协议转换器模块系统(1)的ADDR信号译码的结果，其中所述协议转换器模块系统(1)包括：至少一个虚拟地址解码器(8)，所述虚拟地址解码器用于将所述芯片内部总线(7)的ADDR信号译码为定义SPI传输参数的切片；以及SPI状态机(9)，所述SPI状态机(9)用于根据选择的SPI传输参数管理SPI传输，而1位宽度的所述ADDR信号的至少一个切片定义传输结束END，如果设置了所述位，则在传输后去使能SS_N线，否则保持SS_N线使能。2.根据权利要求1所述的协议转换器模块系统(1)，其中，所述ADDR信号的另一切片定义SPI传输的数据宽度DWID，其指定了要通过SPI传输的数据的位的数量。3.根据权利要求1所述的协议转换器模块系统(1)，其中，所述ADDR信号的另一切片定义并行模式PMOD，其指定了SPI双向数据线的数量。4.根据权利要求1所述的协议转换器模块系统(1)，其中，所述ADDR信号的另一切片定义时钟分频系数CLKDIV，其指定了所述芯片内部时钟的CLK与所述SPI时钟的SCLK的所述时钟比。5.根据权利要求1所述的协议转换器模块系统(1)，其中，所述ADDR信号的另一切片定义从机选择SS，其指定了多个SPI从机(5)的数量，而每个SPI从机(5)具有自己的SS_N信号。6.根据权利要求1所述的协议转换器模块系统(1)，其中，所述ADDR信号的另一切片定义暂停PAUS，其确保对于给定数量的SPI时钟在两次SPI传输之间的暂停。7.根据权利要求1所述的协议转换器模块系统(1)，其中，所述ADDR信号的另一切片定义时钟极性CPOL，其选择所述时钟极性SPI协议实现细节并具有1位宽度。8.根据权利要求1所述的协议转换器模块系统(1)，其中，所述ADDR信号的另一切片定义时钟相位CPHA，其选择所述时钟相位SPI协议实现细节并具有1位宽度。9.根据前述权利要求之一的所述的协议转换器模块系统(1)，其中，所述协议转换器系统(1)还包括：总线数据级(11)，所述总线数据级(11)用于从所述芯片内部总线(7)或向所述芯片内部总线(7)采集或呈现写入或读取的数据；总线状态机(10)...

【专利技术属性】
技术研发人员：乌韦，
申请(专利权)人：深圳市汇顶科技股份有限公司，
类型：发明
国别省市：