本实用新型专利技术公开了一种基于FPGA的ARINC818视频数据压缩与解压缩处理装置，包括FPGA处理器与连接器，所述FPGA处理器分别通过A818接口、控制接口与AURORA接口与连接器连接，实现与载板之间信号传输，所述信号依次为ARINC818信号、UART信号、AURORA信号，所述FPGA还挂载有多个DDR3存储器，用于视频数据的存储，所述FPGA处理器用于实现视频数据的压缩与解压缩。通过FPGA处理器内的H.264编码/解码器，实现视频的实时编解码，提高压缩性能，同时需要保证一定的实时性的处理能力，在压缩性能与处理能力间寻找一种平衡，以更好的解决带宽和存储成本的问题。和存储成本的问题。和存储成本的问题。
【技术实现步骤摘要】
IP核、压缩参数控制模块、视频输出控制模块、AURORA IP核与DDRIP核，所述H.264编码器依次通过视频输入控制模块、ARINC818 IP核与A818 接口连接，用于获取原始视频数据并对其进行解析得到接收信息；所述H.264编码器通过压缩参数控制模块与控制接口连接，用于根据压缩参数对原始视频数据进行压缩得到压缩视频数据；所述H.264编码器依次通过视频输出控制模块、 AURORA IP核与AURORA接口连接，用于根据压缩信息输出压缩视频数据，所述视频输入控制模块通过DDR IP核与DDR3存储器，用于将原始视频数据写入DDR3存储器，所述H.264编码器通过DDR IP核与DDR3存储器，用于根据接收信息从DDR3存储器中提取出原始视频数据，还用于将压缩视频数据写入 DDR3存储器，所述视频输出控制模块通过DDR IP核与DDR3存储器，用于读取DDR3存储器中的压缩视频数据。
[0009]进一步地，当所述FPGA处理器用于视频数据解压缩时，所述FPGA处理器接收来自AURORA接口的AURORA信号，通过A818接口输出原始视频数据，所述AURORA信号为压缩视频数据。
[0010]进一步地，所述FPGA处理器内设置有H.264解码器、视频输入控制模块、 AURORA IP核、解码参数控制模块、视频输出控制模块、ARINC818 IP核与DDRIP核，所述H.264解码器依次通过视频输入控制模块、AURORA IP核与A818 接口连接，用于获取压缩视频数据并对其进行解析得到接收信息；所述H.264解码器通过解码参数控制模块与控制接口连接，用于根据解码参数对压缩视频数据进行解压缩得到解压缩后的视频数据；所述H.264解码器依次通过视频输出控制模块、ARINC818 IP核与AURORA接口连接，用于根据解码信息输出解码后的视频数据，所述视频输入控制模块通过DDR IP核与DDR3存储器连接，用于将压缩视频数据写入DDR3存储器，所述H.264解码器通过DDR IP核与DDR3存储器连接，用于根据接收信息从DDR3存储器中提取出压缩视频数据，还用于将解码后的视频数据写入DDR3存储器，所述视频输出控制模块通过DDR IP核与 DDR3存储器，用于读取DDR3存储器中的将解码后的视频数据。
[0011]进一步地，所述DDR3存储器的数量至少为2个。
[0012]进一步地，所述FPGA处理器还连接有DSP处理器，所述DSP处理器用于更新FPGA程序与配置。
[0013]进一步地，所述FPGA处理器还挂载有FLASH存储器，所述FLASH存储器用于FPGA处理器程序、配置数据的掉电存储。
[0014]进一步地，所述连接器为CTOLC连接器，所述CTOLC连接器还连接有电源管理模块，所述电源管理模块用于负责提供各个电路器件的供电电源转换。
[0015]H.264编码/解码器以其优异的性能在实时网络视频通信、数字广播电视及高清视频存储播放等方面获得广泛应用，其目标是高视频分辨率，提高图像质量，并能够覆盖所有低带宽和高带宽的应用口。但是由于H.264编码算法比较复杂、计算量大，需要处理的数据量也比较大，因此基于传统的嵌入式处理器平台或 PC平台所实现的H.264编码系统，其主要核心算法依然通过软件实现，编码系统性能较差，很难达到高实时性的要求。而基于专用编码芯片或视频编码DSP 所实现的编码系统，虽然编码性能较好，但系统接口和功能固定，可升级性和可扩展性较差。因此，本文提出基于FPGA平台的H.264编码系统设计方案，利用FPGA平台，通过设计构建完整的H.264编码系统，其编码性能高，可编程性强，从而实现实时视频采集、实时编码和存储。
[0016]本技术具有的有益效果：
[0017]1、利用FPGA平台，通过设计构建完整的H.264编码系统，支持ARINC818通道高清视频接收和发送功能，完成图像压缩和解压缩功能，完成压缩图像数据发送和接收功能；
[0018]2、FPGA中嵌入H.264解码器，实现视频解压缩；FPGA中嵌入H.264编码器，实现视频压缩(预留)；DDR3用于视频数据的存储；FLASH用于FPGA程序、其他必要数据的掉电存储。从而实现实时视频采集、实时编码和存储。
附图说明
[0019]图1为本技术的整体结构示意图；
[0020]图2为本技术的压缩原理示意图；
[0021]图3为本技术的解压原理示意图；
[0022]图4为本技术的FPGA配置更新功能流程示意图；
[0023]图5为本技术的自检上报流程示意图；
具体实施方式
[0024]下面结合实施例及附图，对本技术作进一步的详细说明，但本技术的实施方式不限于此。
[0025]在本技术的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖向”、“纵向”、“侧向”、“水平”、“内”、“外”、“前”、“后”、“顶”、“底”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该技术产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。
[0026]在本技术的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“开有”、“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本技术中的具体含义。
[0027]一种基于FPGA的ARINC818视频数据压缩与解压缩处理装置，包括FPGA处理器与连接器，所述FPGA处理器分别通过A818接口、控制接口与AURORA接口与连接器连接，实现与载板之间信号传输，所述信号依次为ARINC818信号、UART信号、AURORA信号，所述FPGA还挂载有多个DDR3存储器，用于视频数据的存储，所述FPGA处理器用于实现视频数据的压缩与解压缩。
[0028]进一步地，FPGA处理器包括：H.264编码/解码器、视频输入/输出控制模块、ARINC818IP核、压缩/解码参数控制模块、视频输出/输入控制模块、AURORAIP核与DDRIP核。
[0029]进一步地，当所述FPGA处理器用于视频数据压缩时，所述FPGA处理器接收来自A818接口的ARINC818信号，通过AURORA接口输出压缩视频数据，所述ARINC818信号为原始视频数据。
[0030]进一步地，所述FPGA处理器内设置有H.264编码器、视频输入控制模块、ARINC818
IP核、压缩参数控制模块、视频输出控制模块、AURORA IP核与DDRIP核，所述H.264编码器依次通过视频输入控制模块、ARINC818 IP核与本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种基于FPGA的ARINC818视频数据压缩与解压缩处理装置，其特征在于，包括FPGA处理器与连接器，所述FPGA处理器分别通过A818接口、控制接口与AURORA接口与连接器连接，实现与载板之间信号传输，所述信号依次为ARINC818信号、UART信号、AURORA信号，所述FPGA处理器用于实现视频数据的压缩与解压缩。2.根据权利要求1所述的一种基于FPGA的ARINC818视频数据压缩与解压缩处理装置，其特征在于，FPGA处理器包括：H.264编码/解码器、视频输入/输出控制模块、ARINC818 IP核、压缩/解码参数控制模块、视频输出/输入控制模块、AURORA IP核与DDR IP核。3.根据权利要求2所述的一种基于FPGA的ARINC818视频数据压缩与解压缩处理装置，其特征在于，当所述FPGA处理器用于视频数据压缩时，所述FPGA处理器接收来自A818接口的ARINC818信号，通过AURORA接口输出压缩视频数据，所述ARINC818信号为原始视频数据。4.根据权利要求3所述的一种基于FPGA的ARINC818视频数据压缩与解压缩处理装置，其特征在于，所述FPGA处理器内设置有H.264编码器、视频输入控制模块、ARINC818 IP核、压缩参数控制模块、视频输出控制模块、AURORA IP核与DDR IP核，所述H.264编码器依次通过视频输入控制模块、ARINC818 IP核与A818接口连接，用于获取原始视频数据并对其进行解析得到接收信息；所述H.264编码器通过压缩参数控制模块与控制接口连接，用于根据压缩参数对原始视频数据进行压缩得到压缩视频数据；所述H.264编码器依次通过视频输出控制模块、AURORA IP核与AURORA接口连接，用于根据压缩信息输出压缩视频数据，所述视频输入控制模块通过DDR IP核与DDR3存储器，用于将原始视频数据写入DDR3存储器，所述H.264编码器通过DDR IP核与DDR3存储器，用于根据接收信息从DDR3存储器中提取出原始视频数据，还用于将压缩视频数据写入DDR3存储器，所述视频输出控制模块通过DDR IP核与DDR3存储器，用于读取DDR3存储器中的压缩视频数据。5.根据权利要求1所述的一种基于FPGA的ARINC818视...
【专利技术属性】
技术研发人员：宋俊，郭华鹏，闫永鑫，杨贤波，
申请(专利权)人：成都恩菲特科技有限公司，
类型：新型
国别省市：
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