一种基于FPGA的超宽带发射机制造技术

本发明专利技术公开了一种基于FPGA的超宽带发射机，包括依次连接的FPGA模块、SERDES发射端、UWB发射模块和天线，其中，FPGA模块用于产生并行超宽带脉冲数据；SERDES发射端用于将并行超宽带脉冲数据转换为串行超宽带脉冲信号；UWB发射模块用于对串行超宽带脉冲信号进行功率放大；天线用于对功率放大后的串行超宽带脉冲信号进行发射；FPGA模块还用于在初始化阶段对所产生的并行超宽带脉冲数据的脉宽和频率进行配置，并对SERDES发射端和UWB发射模块进行电路配置。本发明专利技术通过FPGA模块产生超宽带脉冲信号并配置脉冲信号频率和脉冲宽度，随后通过SERDES发射端直接传输脉冲信号至UWB发射芯片，省略了UWB发射芯片片内的脉冲产生电路，节省了发射机芯片的面积和功耗。省了发射机芯片的面积和功耗。省了发射机芯片的面积和功耗。

【技术实现步骤摘要】
一种基于FPGA的超宽带发射机


[0001]本专利技术属于模数混合集成电路
，具体涉及一种基于FPGA的超宽带发射机。

技术介绍

[0002]超宽带(UWB，Ultra Wide Band)发射机的作用是产生并发射超宽带信号，再经过功率放大器，提供足够功率的超宽带信号给发射天线，实现发射超宽带脉冲信号。传统的超宽带发射机产生超宽带信号主要依靠片上的脉冲电路产生超宽带信号，占用较大的面积和功耗，也有脉冲频率和宽度难以调整等问题。随着UWB技术的发展，对超宽带发射机的信号速率和脉冲宽度等提出更高的要求。一方面，超宽带信号的脉冲宽度越窄，距离分辨率就越高；另一方面高频的超宽带脉冲宽度不能太窄，因为宽的脉冲脉宽辐射出的能量越大，目标反射的回波越强，这就越有利于信号的检测。
[0003]一个典型的UWB发射机的结构如图1所示，其主要模块包括外部晶振电路、天线、PLL(Phase Locked Loop，锁相环)电路、超宽带脉冲产生器、功率放大器模块以及控制逻辑模块。外部晶振电路提供稳定、精确的单频振荡时钟信号给PLL电路。PLL电路通过该单本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于FPGA的超宽带发射机，其特征在于，包括依次连接的FPGA模块(1)、SERDES发射端(2)、UWB发射模块(3)和天线(4)，其中，所述FPGA模块(1)用于产生并行超宽带脉冲数据；所述SERDES发射端(2)用于将所述并行超宽带脉冲数据转换为串行超宽带脉冲信号；所述UWB发射模块(3)用于对所述串行超宽带脉冲信号进行功率放大；所述天线(4)用于对功率放大后的串行超宽带脉冲信号进行发射；所述FPGA模块(1)还用于在初始化阶段对所产生的并行超宽带脉冲数据的脉宽和频率进行配置，并对所述SERDES发射端(2)和所述UWB发射模块(3)进行电路配置。2.根据权利要求1所述的基于FPGA的超宽带发射机，其特征在于，所述FPGA模块(1)和所述SERDES发射端(2)通过LVDS差分接口连接线进行连接，所述SERDES发射端(2)和所述UWB发射模块(3)通过SMA接口连接线进行连接。3.根据权利要求1所述的基于FPGA的超宽带发射机，其特征在于，所述SERDES发射端(2)包括时钟信号产生单元(21)、数据选择输入单元(22)、并串转换单元(23)和预加重驱动单元(24)，其中，所述时钟产生模块(21)用于产生所述并串转换单元(23)进行信号并串转换所需的相应占空比的多个时钟信号；所述数据选择输入单元(22)用于向所述并串转换单元(23)选择性地传输伪随机二进制序列或所述FPGA模块(1)产生的并行超宽带脉冲数据；所述并串转换单元(23)用于利用所述时钟产生模块(23)产生的所述多个时钟信号，将所述并行超宽带脉冲数据转换为串行超宽带脉冲信号；所述预加重驱动单元(24)用于接收所述串行超宽带脉冲信号并对所述串行超宽带脉冲信号进行信号幅度放大以匹配信道特征，并减小数据传输过程中的码间干扰。4.根据权利要求3所述的基于FPGA的超宽带发射机，其特征在于，所述时钟信号产生单元(21)包括时钟驱动子单元(211)和时钟分频子单元(212)，其中，所述时钟驱动单元(211)中包括多个反相器，用于将所输入的时钟信号CLK_IN恢复为方波时钟信号；所述时钟分频单元(212)的输入端连接所述时钟驱动单元(211)的输出端，用于将所述方波时钟信号转换成具有相应占空比的多个时钟信号并传输至所述并串转换单元(23)。5.根据权利要求4所述的基于FPGA的超宽带发射机，其特征在于，所述数据选择输入单元(22)包括PRBS产生子单元(221)和选择开关电路(222)，其中，所述PRBS产生子单元(221)用于产生与所述并行超宽带脉冲数据具有相同并行位宽的伪随机二进制序列并传输至所述选择开关电路(222)的第一输入端；所述选择开关电路(222)的第二输入端连接所述FPGA模块(1)以输入所述并行超宽带脉冲数据，所述选择开关电路(222)用于在选择控制信号的控制下选择性地输出所述伪随机二进制序列或所述并行超宽带脉冲数据，其中，所述选择控制信号是通过所述FPGA模块(1)预先配置的。6.根据权利要求5所述的基于FPGA的超宽带发射机，其特征在于，所述并串转换单元(23)包括第一数据选择器(231)、第二数据选择器(232)和第三数据选择器(233)，其中，所述第一数据选择器(231)的第一输入端连接至所述选择开关电路(222)的输出端，第
二输入端连接所述时钟分频子单元(212)的输出端，用于接收所述选择开关电路(222)输出的伪随机二进制序列或并行超宽带脉冲数据的偶数位并行数据，并在来自所述时钟分频子单元(212)的多个时钟信号的控制下将所述偶数位并行数据转换为偶数位串行数据；所述第一数据选择器(232)的第一输入端连接至所述选择开关电路(222)的输出端，第二输入端连接所述时钟分频子单元(212)的输出端，用于接收所述选择开关电路(222)输出的伪随机二进制序列或并行超宽带脉冲数据的奇数位并行数据，并在来自所述时钟分频子单元(212)的多个时钟信号的控制下将所述奇数位并行数据转换为奇数位串行数据；所述第三数据选择器(233)的第一输入端和第二输入端分别连接所述第一数据选择器(231)和所述第二数据选择器(232)的输出端，第三输入端连接所述时钟驱动子单元(211)的输出端，用于在所述时钟驱动子单元(211)输出的时钟信号的控制下将所述偶数位串行数据与所述奇数位串行数据合并为一路串行超宽带脉冲信号。7.根据权利要求6所述的基于FPGA的超宽带发射机，其特征在于，所述预加重驱动单元(24)包括D触发器(241)、第一转换子单元(242)、第一数据缓冲器(243)、第一级预加重子单元(244)、第二转换子单元(245)、第二数据缓冲器(246)和第二级预加重子单元(247)，其中，所述D触发器(241)的D输入端连接所述第三数据选择器(233)的输出端，所述D触发器(241)的时钟输入端连接所述时钟驱动单元(211)的输出端；所述第一转换子单元(242)和所述第一数据缓冲器(243)连接在所述D触发器(241)的输出端与所述第一级预加重子单元(244)的输入端之间，所述第一转换子单元(242)用于将所述D触发器(241)输出的串行信号转换为差分信号，所述第一级预加重子单元(244)用于对所述第一数据缓冲器(243)输出的差分信号实现电压到电流的转换，并放大和调整输出电流大小以匹配信道特征，以实现对输出信号的放大并减小码间干扰；所述第二转换子单元(245)、所述第二数据缓冲器(246)和所述第二级预加重子单元(247)依次串联在所述第三数据选...

【专利技术属性】
技术研发人员：刘马良，严传高，黎萍，朱樟明，杨银堂，
申请(专利权)人：西安电子科技大学重庆集成电路创新研究院，
类型：发明
国别省市：