硅基宽带高速可重构正交分频器制造技术

本发明专利技术公开的硅基宽带高速可重构正交分频器，分频范围宽、工作频率高、功耗低。本发明专利技术通过下述技术方案实现：外部差分时钟信号通过电容传输至主从两个差分锁存器的时钟信号差分输入端口，同时通过电容4传输至负载时钟前馈射频开关单元时钟信号差分输入端口；两个差分锁存器对输入信号进行采样，将时钟输入差分信号通过电容器，将该正弦波或方波信号时钟信号传输到负载时钟前馈射频开关单元，对时钟频率高低进行控制；在输入时钟频率低时，开关导通，主差分锁存器1工作为动态，当差分锁存器差分正相时钟信号输入端口为高电平时，开关断开，从差分锁存器2工作为静态，主从差分锁存器输出端自带的缓冲器直接驱动后级电路。输出端自带的缓冲器直接驱动后级电路。输出端自带的缓冲器直接驱动后级电路。

【技术实现步骤摘要】
硅基宽带高速可重构正交分频器


[0001]本专利技术属于射频无线收发前端集成电路
，具体涉及一种工作频率覆盖低频(～MHz)至毫米波(～30GHz)频段，基于硅基工艺的宽带高速可重构正交分频器，尤其涉及一种带开关调节的负载时钟前馈CMOS宽带高速动态电流模逻辑DCML(Dynamic Current mode Logic)分频器结构，主要应用于毫米波无线收发前端系统中。

技术介绍

[0002]硅基毫米波技术的不断发展给人们的生活带来了日新月异的变化，各种不同的通信标准协议和技术应用层出不穷。其中，无线收发前端系统不但需要满足越来越严苛的延迟、传输速率、功耗、成本和可靠性等要求，而且还能够同时支持多种通信协议及未来软件无线电定义。分频器作为无线收发前端中频率源中不可或缺的组成部分，其主要功能就是将振荡器产生的最高频率一分为二，并根据需要正交输出，该模块的性能好坏将直接影响整个链路的相位噪声及功耗等，其性能的优劣对整个无线通信系统产生直接的影响。现代光纤通信网络使用波分复用技术极大地提升了网络传输容量。基于硅基液晶技术的波长选择开关使光纤网络运营商在网络节点处可以灵活地调度各个波长信道，让光纤通信网络在波长级具有可重构性，大幅地降低了网络的传输和运营成本，已经成为了现代光纤通信网络的核心组件。同时，基于硅基液晶(Liquid Crystal on Silicon,LCOS)技术的波长选择开关WSS具有高端口数目，且支持灵活栅格(Flex
‑
grid)标准，可大幅提升全光通信网络的传输容量，波长路径切换不需要传统的光
‑
电
‑
光转换过程,极大地提升了网络的可重构性和鲁棒性，已成为业界的主流选择。现代WSS需要支持灵活栅格,匹配WDM信道的频谱宽度。WSS通常具有1个输入端口和N个输出端口，可以将任意的输入WDM信道分配至任意输出光纤端口。将多个1
×
N WSS共同封装在一个模块中也成为近些年来业界发展的趋势。随着光纤通信网络的传输速率和频谱效率越来越高，其对WSS光学性能的要求也日益提升，以保证通信质量和传输距离。现代高速光纤通信网络采用偏振复用方式对激光器进行调制，因此WSS模块需保证不同偏振态的光束在光学系统中经历相同的插入损耗。滤波通带特性(Passband)：WSS属于一种可调滤波器，滤波通带特性是其重要的技术指标。在ROADM网络中，一个WDM信号通常需要经过15个结点(即30个WSS)才可以抵达目的地。因此，即使是细微的WSS滤波通带特性差异也会在网络层引起巨大的信道质量差异。具有不同滤波通带特性的WSS的通带曲线。经过30次级联后，滤波通带宽度发生了明显的收窄，传输信道的一部分频谱会被过滤掉，影响该波长通信质量。同时，WSS部署环境的湿度、气压等差别相对较大。因此，通信应用对LCOS器件的可靠性提出了更高的要求。由于超高速主动硅基功能的开发，如全光开关等，仍然是一大挑战。因此目前常用毫米波宽带高速分频器。分频器在CPLD/FPGA设计中使用频率比较高,尽管目前大部分设计中采用芯片厂家集成的锁相环资源,但是对于要求奇数倍分频(如3、5等)、小数倍(如2.5、3.5等)分频、占空比50％的应用场合却往往不能满足要求。
[0003]目前，常用的毫米波宽带高速分频器主要包括以下三种类型：1、注入锁定分频器
(ILFD)；2、可再生分频器(RFD)；3、电流模逻辑分频器(CML)。相对于前两种类型，CML分频器具有尺寸小、分频范围宽、灵敏度高和能够提供正交输出等优点。传统CML结构主要采用：1)静态电阻负载。负载R
L
通常采用无源电阻或偏置在饱和区的PMOS管实现。在该结构中，R
L
阻值大小的选择需要综合考虑最高工作频率和输出摆幅之间的关系。阻值过大会导致RC时间常数增大，相应的充放电时间增长，从而影响最高工作频率；负载电阻阻值过小，则有可能不能正常驱动后级电路，必须增加偏置电流，导致功耗增加；这一对矛盾关系使得传统静态负载结构往往不能有一个较大的最高工作频率。2)动态电阻负载。为了克服静态负载结构中最高工作频率受限的问题，该结构中负载PMOS管栅压直接受时钟信号CK动态控制，使其在采样模式下阻值小，放电快，保持模式下组织大，输出摆幅高，从而提高了最高工作频率。然而，该结构存在分频范围较窄的不足，难以满足毫米波宽带应用甚至全频带多通信协议应用的需求。
[0004]综上所述，基于CMOS工艺设计一种宽带高速低功耗的正交分频器对于改善频率源性能，推动毫米波无线收发前端系统朝低成本、高集成、低功耗发展具有重要的意义。

技术实现思路

[0005]本专利技术的目的是针对现有技术存在的不足之处，提供一种宽分频范围、高工作频率、低功耗的硅基宽带高速可重构正交分频器。
[0006]本专利技术的上述目的可以通过以下措施来得到，一种硅基宽带高速可重构正交分频器，包括：带尾电流偏置阵列的主从两个差分锁存器LATCH1和LATCH2，一个负载时钟前馈射频开关单元以及分别连接I/Q两路的差分输出缓冲器Buffer，其特征在于，主差分锁存器LATCH1的数据信号差分输出端Q、QB依次连接从差分锁存器LATCH2的数据信号差分输入端D、DB；从差分锁存器LATCH2数据信号输出端Q、QB连接缓冲器Buffer1，LATCH1数据信号输出端Q、QB连接另一缓冲器Buffer2；负载时钟前馈射频开关单元通过时钟信号差分输出端口Z0和Z1分别连接主从两个差分锁存器的时钟馈入端口CLK
FD
；外部差分时钟信号V
CLKP
和V
CLKN
通过电容C
IN1
、C
IN2
传输至主从两个差分锁存器的时钟信号差分输入端口CLK
P
和CLK
N
，同时外部差分时钟信号V
CLKP
和V
CLKN
通过起隔直作用的电容C
IN1
，C
IN2
和C
IN3
、C
IN4
，将时钟输入差分信号CLK
P
和CLK传输至负载时钟前馈射频开关单元时钟信号差分输入端口A0和A1；主从两个差分锁存器的偏置电流源阵列控制端T
cur_adj
相互连接，并通过外部数字信号V
TCTL
控制整个分频器工作时的时钟输入为正弦波或方波的信号，输出信号通过自带的缓冲器Buffer直接驱动后级电路。
[0007]本专利技术相比于现有技术具有如下有益效果：本专利技术两个差分锁存器均由三组差分NMOS对管，一组PMOS负载管以及电流值可变的偏置尾电流源阵列构成。如图2所示，M
S1
和M
S2
为采样对管，M
H1
和M
H2
为正反馈交叉耦合锁存对管，M1和M2为时钟信号输入对管。当差分锁存器差分正相时钟信号输入端口CLK
P
为高电平时，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.种硅基宽带高速可重构正交分频器，包括：带尾电流偏置阵列的主从两个差分锁存器LATCH1和LATCH2，一个负载时钟前馈射频开关单元以及分别连接I/Q两路的差分输出缓冲器Buffer，其特征在于，主差分锁存器LATCH1的数据信号差分输出端Q、QB依次连接从差分锁存器LATCH2的数据信号差分输入端D、DB；从差分锁存器LATCH2数据信号输出端Q、QB连接缓冲器Buffer1，LATCH1数据信号输出端Q、QB连接另一缓冲器Buffer2；负载时钟前馈射频开关单元通过时钟信号差分输出端口Z0和Z1分别连接主从两个差分锁存器的时钟馈入端口CLK
FD
；外部差分时钟信号V
CLKP
和V
CLKN
通过电容C
IN1
、C
IN2
传输至主从两个差分锁存器的时钟信号差分输入端口CLK
P
和CLK
N
，同时外部差分时钟信号V
CLKP
和V
CLKN
通过起隔直作用的电容C
IN1
，C
IN2
和C
IN3
、C
IN4
，将时钟输入差分信号CLK
P
和CLK传输至负载时钟前馈射频开关单元时钟信号差分输入端口A0和A1；主从两个差分锁存器的偏置电流源阵列控制端T
cur_adj
相互连接，并通过外部数字信号V
TCTL
控制整个分频器工作时的时钟输入为正弦波或方波的信号，输出信号通过自带的缓冲器Buffer直接驱动后级电路。2.根据权利要求1所述的硅基宽带高速可重构正交分频器，其特征在于：两个差分锁存器对输入信号进行采样，将时钟输入差分信号CLK
P
和CLK
N
通过电容器C
IN1
、C
IN2
并联电容器C
IN3
、C
IN4
，将该正弦波或方波信号时钟信号传输到负载时钟前馈射频开关单元，对时钟频率高低进行控制；在输入时钟频率低时，开关导通，主差分锁存器LATCH1工作为动态，当差分锁存器差分正相时钟信号输入端口CLK
P
为高电平时，开关断开，从差分锁存器LATCH2工作为静态，主从差分锁存器输出端自带的缓冲器buffer直接驱动后级电路。3.根据权利要求1所述的硅基宽带高速可重构正交分频器，其特征在于：差分锁存器由三组差分NMOS对管，一组PMOS负载管以及电流值可变的偏置尾电流源阵列组成，其中，第一组差分NMOS对管M
S1
和M
S2
为采样对管，第二组NMOS对管M
H1
和M
H2
为正反馈交叉耦合锁存对管，第三组NMOS对管M1和M2为时钟信号输入对管；PMOS对管M
P1
和M
P2
为有源负载对管，PMOS负载管M
P1
和M
P2
将电流信号转换成电压信号输出。4.根据权利要求3所述的硅基宽带高速可重构正交分频器，其特征在于：当差分锁存器差分正相时钟信号输入端口CLK
P
为高电平时，M1开启，M2关闭，采样对管工作，对输入数据信号进行采样；当差分锁存器差分正相时钟信号输入端口CLK
P
为低电平时，M1关闭，M2开启，锁存对管工作，锁定采样得到的数据，尾电流偏置大小改变通过外部控制信号T
cur_adj
切换不同的电流镜比例实现。5.根据权利要求1所述的硅基宽带高速可重构正交分频器，其特征在于：采样管M
S1
其漏极连接锁存管M
H2
漏极与锁存管M
H1
栅极后接入负载管M
P1
漏极，构成所属差分锁存器信号输出端QB；采样管M
S2
其漏极连接锁存管M
H1
漏极与锁存管M
H2
栅极后接入负载管M
P2
漏极，构成所属差分锁存器信号输出端Q。6.根据权利要求1所述的硅基宽带高速可重构正交分频器，其特征在于：负载对管M
P1
和M
P2
的栅极偏置电压经过电阻R1＝10K后由外部电压V
Bias
提供；C1为负载管M
P1
和M
P2
栅极的隔直电容，一端连接M
P1
和M
P2
栅极，一端构成差分锁存器的时钟馈入端口CLK
FD
；第一组NMOS对管M
S1
和M
S2
源极短接后连接第三组NMOS对管中M1的漏极，其栅极分别构成所述差分锁存器的信号输入端口D和DB，第二组NMOS对管M
H1
和M
H2
源极短接后连接第三组NMOS对管中M2的漏极；第三组NMOS对管M1和M2源极短接后接入尾电流管M
T1
的漏极，其栅极分别构成所述差分锁存器的时钟信号输入端口CLK
P
和CLK
N
，其中，晶体管M1的栅极处还并联有一个大电阻R2，电阻
另一端连接外部偏置电压V
cas
给晶体管M1栅极提供直流偏置。7.根据权利要求1所述的硅基宽带高速可重构正交分频器，其特征在于：差分锁存器中电流值可调的尾电流源阵列，...

【专利技术属性】
技术研发人员：刘智卿，王友华，张然，李航标，赵晓冬，姚明，张凯，
申请(专利权)人：中国电子科技集团公司第十研究所，
类型：发明
国别省市：